运放对管失调扫描电路的制作方法
【技术领域】
[0001]本实用新型涉及LED驱动电源电路，尤其是一种电源电路中的运放电路。
【背景技术】
[0002]在开关电源电路中，运放(运算放大器)往往是电路的核心部分，其精度决定着系统的性能。所以在精度要求较高的场合下，往往需要对运放的误差进行消除。
[0003]如图1所示为开关电源的整体控制环路。EA模块103为误差放大器，其作用为放大反馈电压VFB和基准电压VREFI之间的误差。OSC模块(时钟振荡电路)106通过逻辑模块1I控制功率管的打开。P丽模块104通过比较误差放大器的输出信号和电流采样信号，控制功率管的关断。I SENSE模块102为电流采样模块。在芯片内部，基准电压VREFI往往通过烧写来保证输出的精度。运放模块为了保证芯片的功耗，现在常常采用MOS管来实现。而在CMOS生产工艺中，由于制造工艺的波动以及版图元器件之间的差异，普通面积的运放失调电压大概有1mV左右。而为了降低其失调电压，就必须加大对管的面积，这样会增加芯片的成本。况且失调电压的大小，会随着周围环境(比如温度)的变化而改变，具有很强的不确定性。
[0004]现有的技术是通过差模反馈来降低失调电压。但在开关电源电路中，由于开关频率较高，增加运放电路的直流反馈往往会降低运放的响应时间，导致输出反应的迟缓，同时也会增加电路的功耗。
【发明内容】
[0005]针对现有技术中存在的不足，本实用新型提供一种运放对管失调扫描电路，用来消除运放的误差。本实用新型采用的技术方案是:
[0006]—种运放对管失调扫描电路，包括一个逻辑控制电路和一个运放主体电路；
[0007]所述逻辑控制电路包括与门U1，D触发器D1、D2、D3、D4，锁存器SI;
[0008]与门Ul的两个输入端分别接SCAN信号和时钟信号CLK，输出端接D触发器D4的输入端，D触发器D4的Q端接D3的输入端，D触发器D3的Q端接D2的输入端，D触发器D2的Q端接Dl的输入端;D触发器D4、D3、D2、D1的各使能端接使能控制信号EN;D触发器D4、D3、D2、D1的各Q端分别输出分频后的时钟信号CLK4、CLK3、CLK2、CLKl;锁存器SI的输入端接SCAN信号，时钟输入端接时钟信号CLK，使能端接使能控制信号EN，输出端输出SCAN_0VER信号；
[0009]所述运放主体电路包括:PMOS管MPl?MP16;匪OS管MNl?MN13;非门U2和U3;非门U2的输入接SCAN_0VER信号，输出端为A节点接非门U3的输入端;非门U3的输出端为B节点；
[0010]MP3的栅极作为运放的同相输入端，MP2的栅极作为运放的反相输入端;MP3?MP8的栅极连接在一起;MP3?MP7的源极连接在一起，并连接MPI的漏极和MP2的源极;MP7的漏极接1?8的源极;1034、1035、1036、1038的漏极分别接丽1、丽2、丽3、丽4的漏极;1^3的漏极、丽1、MN2、MN3、MN4的源极一起连接MN7的漏极;MNl、MN2、MN3、MN4的各栅极分别接时钟信号CLKl、CLK2、CLK3、CLK4; MP2 的漏极接 MN8 的漏极；
[0011]MPl的栅极、MPll和MP12的栅极、丽5和丽6的栅极、丽7和丽8的栅极分别接偏置电SVBP1、VBP2、VBN2、VBN1;
[0012]MP1、MP9、MP10的源极接电源VDD ； MP^PMP 1的栅极相接并连接MP12的漏极;MP9和MP1的漏极分别接MP12和MP11的源极;MP12的漏极接MN5的漏极，丽5的源极接MN7的漏极，MN7的源极接地;MP11的漏极接MP13和MP15的源极以及MN9和MN 11的漏极;MP13的漏极接MN9的源极，并连接MP14的源极和MNlO的漏极;MP15的漏极接MNl I的源极，并连接MP16的源极和丽12的漏极，并输出信号SCAN; MP15的漏极接MN 13的漏极，MN 13的源极接地;MN 13的栅极接信号S CAN_0 VER; MP14的漏极、MN 1的源极、MP16的漏极、丽12的源极接丽16的漏极;MN 16的源极接MN8的漏极;MN8的源极接地；
[0013]]\0313、]\0314、丽11、丽12的栅极分别接非门1]2的输出端厶节点；丽9、丽10、]\035、]\0316的栅极分别接彳_门U3的输出端B节点。
[0014]进一步地，MP3内含20个并联的PMOS管，MP4内含4个并联的PMOS管，MP5内含2个并联的PMOS管，MP6内含I个PMOS管。
[0015]进一步地，MP2内含24个并联的PMOS管。
[0016]本实用新型的优点在于:本实用新型的的扫描电路，在启动初期，通过扫描运放对管的误差来调整对管的比例大小，以此消除对管的误差。这样当外部环境导致运放的误差量发生变化时，每次芯片启动都会进行相应的调整。同时本专利将扫描电路的支路与实际工作电路的支路通过分时复用的原则，让其各自工作时不会相互影响。
【附图说明】
[0017]图1为现有的开关电源的整体控制环路。
[0018]图2为本专利扫描电路中的逻辑控制电路。
[0019]图3为本专利扫描电路中的运放主体电路。
[0020]图4为扫描电路的逻辑编码时序图。
[0021]图5为扫描电路的整体工作时序图。
【具体实施方式】
[0022]下面结合具体附图和实施例对本实用新型作进一步说明。
[0023]本实用新型提供的运放对管失调扫描电路，包括一个逻辑控制电路和一个运放主体电路;分别如图2和图3所示；
[0024]如图2所示，所述逻辑控制电路包括与门U1，D触发器D1、D2、D3、D4，锁存器SI;与门Ul的两个输入端分别接SCAN信号和时钟信号CLK，输出端接D触发器D4的输入端，D触发器D4的Q端接D3的输入端，D触发器D3的Q端接D2的输入端，D触发器D2的Q端接Dl的输入端;D触发器D4、D3、D2、D1的各使能端接使能控制信号EN;D触发器D4、D3、D2、D1的各Q端分别输出分频后的时钟信号CLK4、CLK3、CLK2、CLKl;锁存器SI的输入端接SCAN信号，时钟输入端接时钟信号CLK，使能端接使能控制信号EN，输出端输出SCAN_0VER信号；
[0025 ] 如图3所示，所述运放主体电路包括:PMOS管MPI?MP16 ； NMOS管丽I?丽13;非门U2和U3;非门U2的输入接SCAN_0VER信号，输出端为A节点接非门U3的输入端;非门U3的输出端为B节点；
[0026]MP3的栅极作为运放的同相输入端，MP2的栅极作为运放的反相输入端;MP3?MP8的栅极连接在一起;MP3?MP7的源极连接在一起，并连接MPI的漏极和MP2的源极;MP7的漏极接1?8的源极;1034、1035、1036、1038的漏极分别接丽1、丽2、丽3、丽4的漏极;1^3的漏极、丽1、MN2、MN3、MN4的源极一起连接MN7的漏极;MNl、MN2、MN3、MN4的各栅极分别接时钟信号CLKl、CLK2、CLK3、CLK4; MP2 的漏极接 MN8 的漏极；
[0027]MPl的栅极、MPll和MP12的栅极、丽5和丽6的栅极、丽7和丽8的栅极分别接偏置电SVBP1、VBP2、VBN2、VBN1;
[0028]|^1、1^9、10310的源极接电源￥00;1039和10310的栅极相接并连接10312的漏极;1^9和MP1的漏极分别接MP12和MP11的源极;MP12的漏极接MN5的漏极，丽5的源极接MN7的漏极，MN7的源极接地;MP11的漏极接MP13和MP15的源极以及MN9和MN 11的漏极;MP13的漏极接MN9的源极，并连接MP14的源极和MNlO的漏极;MP15的漏极接