MNl I的源极，并连接MP16的源极和丽12的漏极，并输出信号SCAN; MP15的漏极接MN 13的漏极，MN 13的源极接地;MN 13的栅极接信号S CAN_0 VER; MP14的漏极、MN 1的源极、MP16的漏极、丽12的源极接丽16的漏极;MN 16的源极接MN8的漏极;MN8的源极接地；
[0029]]\0313、]\0314、丽11、丽12的栅极分别接非门1]2的输出端厶节点；丽9、丽10、]\035、]\0316的栅极分别接彳_门U3的输出端B节点。
[0030]图2为扫描电路的逻辑控制部分。信号EN为扫描电路的使能控制信号，一般为芯片的上电使能信号，这样芯片每次上电时都可以重新进行扫描。D1、D2、D3和D4为分频器电路，对CLK信号依次进行分频，然后控制运放主体电路中四条扫描支路的开关管。四个扫描支路分别是:MP4与MNl支路，MP5与MN2支路，MP6与MN3支路，串联的MP7、MP8与MN4支路;SI为锁存器，对扫描的结果进行锁定。分频器的四个输出波形如图4所示，通过编码可以看到每个CLK的周期，运放的同相输入端V+都以0.5个MOS管的步进电压进行叠加。对管的最小比例为20/24，即初始状态MNl — MN4都关闭。最大比例为27.5/24，扫描的最大值MNl — MN4都关闭。
[0031]如图3所示为运放的主体电路，其中MOS管MPI的栅极接VBPI，MN5和MN6的栅极接VBN2，丽7和丽8的栅极接VBNl ,MPll和MP12的栅极接VBP2，这些电压分别为电流基准电路产生的偏置电压。运放的反相输入端的MOS管为MP2，其内部并联的个数为24。同相输入端的MOS管为MP3、MP4、MP5、MP6和MP7、MP8，其个数分别为20、4、2、1、0.5(串联的MP7和MP8对电压调节起到半个MOS管的作用)。其中MP4、MP5、MP6和MP7、MP8为扫描支路分别接逻辑控制开关管，用来在扫描过程中调节对管的比例大小。当然如果对扫描精度有更精确的要求，可以增加开关管的个数，使每一步的调节精度更加精确。运放的输出端接两对传输门MN9、MN10、MP13、MP14和丽11、丽12、MP15、MP16，用来将扫描工作时的支路和正常工作时的工作支路隔离开来，使其不会互相影响。其中前者为正常工作时的通路，后者为扫描电路的通路。MN13为扫描支路的最后锁定控制开关，当扫描完成后由于扫描通路要关断运放所以通过MN13将扫描结果进行锁定。
[0032]其工作原理为:芯片使能EN上电后，对4个D触发器和锁存器SI进行清零，如图5所示。四个D触发器的初始状态为低电平，扫描支路丽I 一 MN4关闭。锁存器SI的初始状态也为低电平，关闭运放电路正常工作支路中的传输门MP13、14和MN9、10，打开运放电路扫描支路中的传输门MP15、16和MN 11、12，同时MNl I锁定扫描结果开关管关闭。此时运放工作于开环状态，对管的比例为20/24，输出SCAN信号为高电平。当振荡器信号到来时，运放的同相输入端MOS管的个数以0.5个管子进行递增，直到同反相输入端MP2的个数相等时，开环运放的输出信号SCAN由高变为低。通过逻辑控制的与门Ul将CLK信号屏蔽掉，同时控制分频器的信号使其不再发生翻转，固定运放对管的比例。经过一个CLK周期的延时稳定后，SCAN信号经过锁存器SI将SCAN_OVER信号锁定为高电平。然后打开运放电路正常工作支路中的传输门MP13、14和MN9、1，关闭运放电路扫描支路中的传输门MPl 5、16和MNl 1、12，同时通过打开匪OS管MNll将扫描支路的的输出信号锁定为低电平。此时整个扫描过程完成，等下次再上电时，EN信号对扫描逻辑重新置位，进行再次扫描。
【主权项】
1.一种运放对管失调扫描电路，其特征在于，包括一个逻辑控制电路和一个运放主体电路； 所述逻辑控制电路包括与门Ul，D触发器Dl、D2、D3、D4，锁存器SI; 与门Ul的两个输入端分别接SCAN信号和时钟信号CLK，输出端接D触发器D4的输入端，D触发器D4的Q端接D3的输入端，D触发器D3的Q端接D2的输入端，D触发器D2的Q端接DI的输入端;D触发器D4、D3、D2、D1的各使能端接使能控制信号EN;D触发器D4、D3、D2、D1的各Q端分别输出分频后的时钟信号CLK4、CLK3、CLK2、CLKl;锁存器SI的输入端接SCAN信号，时钟输入端接时钟信号CLK，使能端接使能控制信号EN，输出端输出SCAN_OVER信号； 所述运放主体电路包括:PMOS管MPl?MP16;匪OS管MNl?MN13;非门U2和U3;非门U2的输入接SCAN_0VER信号，输出端为A节点接非门U3的输入端;非门U3的输出端为B节点； MP3的栅极作为运放的同相输入端，MP2的栅极作为运放的反相输入端;MP3?MP8的栅极连接在一起;MP3?MP7的源极连接在一起，并连接MPl的漏极和MP2的源极;MP7的漏极接1卩8的源极;]\034、]^5、]^6、]\038的漏极分别接丽1、丽2、丽3、]\^4的漏极;]\033的漏极、丽1、丽2、MN3、MN4的源极一起连接MN7的漏极;MN 1、MN2、MN3、MN4的各栅极分别接时钟信号CLK1、CLK2、CLK3、CLK4; MP2 的漏极接 MN8 的漏极； MPI的栅极、MP11和MP12的栅极、MN5和MN6的栅极、MN7和MN8的栅极分别接偏置电压VBPl、VBP2、VBN2、VBNl; MPl、MP9、MP10的源极接电源VDD ;MP9和MPlO的栅极相接并连接MP12的漏极;MP^PMP1的漏极分别接MPl 2和MPl I的源极;MPl 2的漏极接MN5的漏极，MN5的源极接MN7的漏极，MN7的源极接地;MPl I的漏极接MP13和MP15的源极以及MN9和MNl I的漏极;MP13的漏极接丽9的源极，并连接MP14的源极和MNlO的漏极;MP15的漏极接MNl I的源极，并连接MP16的源极和MN12的漏极，并输出信号SCAN; MP15的漏极接MNl 3的漏极，MN 13的源极接地;MNl 3的栅极接信号SCAN_0 VE R; MP14的漏极、MN 1的源极、MP16的漏极、MN 12的源极接MN 16的漏极;MN 16的源极接MN8的漏极;MN8的源极接地； 10313、]\0314、]\^11、丽12的栅极分别接非门1]2的输出端厶节点;]\^9、]\^10、]\035、]\0316的栅极分别接彳_门U3的输出端B节点。2.如权利要求1所述的运放对管失调扫描电路，其特征在于: MP3内含20个并联的PMOS管，MP4内含4个并联的PMOS管，MP5内含2个并联的PMOS管，MP6内含I个PMOS管。3.如权利要求1所述的运放对管失调扫描电路，其特征在于: MP2内含24个并联的PMOS管。
【专利摘要】本实用新型提供一种运放对管失调扫描电路，包括一个逻辑控制电路和一个运放主体电路；所述逻辑控制电路包括与门U1，D触发器D1、D2、D3、D4，锁存器S1；所述运放主体电路包括：PMOS管MP1～MP16；NMOS管MN1～MN13；非门U2和U3；非门U2的输入接SCAN_OVER信号，输出端为A节点接非门U3的输入端；非门U3的输出端为B节点；本实用新型的扫描电路，在启动初期，通过扫描运放对管的误差来调整对管的比例大小，以此消除对管的误差。这样当外部环境导致运放的误差量发生变化时，每次芯片启动都会进行相应的调整。同时本专利将扫描电路的支路与实际工作电路的支路通过分时复用的原则，让其各自工作时不会相互影响。
【IPC分类】H03F1/30
【公开号】CN205304742
【申请号】
【发明人】杨潺, 黄飞明, 励晔, 于东升
【申请人】无锡硅动力微电子股份有限公司
【公开日】2016年6月8日
【申请日】2015年12月29日