4段流水线数字信号处理器及采用其的无线片上系统芯片的制作方法
【技术领域】
[0001]本发明涉及集成电路片上系统(System-On-Chip，S0C)芯片领域，更具体地涉及一种4段流水线数字信号处理器(Digital Signal Processor，DSP)及采用其的无线SOC芯片。
【背景技术】
[0002]“脑健康”是国家重大973项目，其面向抑郁、癫痫等精神疾病与症状的预防与诊断，最终实现为便携可穿戴的、症状可智能分析的预警与诊断服务系统与形成云服务脑大数据系统以供行为统计与研宄。该系统通过可穿戴传感器将被诊断者、手机网络、PC网络、患者所处位置的网络通过不同层次的接口进行智慧互联。其中，脑电传感器与电路检测的物理层电路设计属于研宄中的重点和难点。
[0003]现有技术中，台湾台北的周常安申请了一篇申请号为200810080710.4、发明名称为“一种脑电检测装置及检测方法”的中国发明专利，为多芯片组成的板上系统，其系统架构如图15所示。但是该专利申请中没有把处理器(Processor)、模数转换器(ADC)、射频(RF)等模块集成到SOC芯片中。
[0004]此外，申请号为201020283921.0、发明名称为“脑电检测装置”的中国实用新型专利，公开了一种有线方式，将传感器输出的数据通过防干扰屏蔽电缆连接到检测设备，误码率高，连线不便于便携移动；申请号为201210032744.2、发明名称为“一种脑电检测装置及检测方法”的中国发明专利，为多芯片组成的板上系统，由前置放大电路、抗混叠滤波电路、ADC转换器组成多路信息流，并且汇聚到计算机进行分析，系统体积大，不能实现无线便携信息传输。
[0005]由此可见，现有技术中的各种专利方案，在物理电路层均没有把所有电路IP:放大器、模数转换器、数字IP、射频IP集成到一起，存在产品面积大、功耗大、集成度低、抗干扰性不可调等诸多缺点。由于可穿戴设备的发展，要求脑电检测可穿戴、使用时间长、重量轻、体积小、多功能集成的趋势越来越明显，因此亟需设计一款专用于脑电检测处理的低功耗SOC芯片，关注其与传感器接口的低噪声大增益设计，避免板级多芯片导致的面积大、重量大、功耗大、板级噪音干扰源多等诸多缺点，并方便以后利用MEMS(micro-electronic-machanical-system)工艺将传感器与后端电路(CMOS工艺)集成到一起。
【发明内容】
[0006]有鉴于此，本发明的主要目的之一在于提供一种4段流水线的数字信号处理器和集成了模拟、射频、数字电路的无线SOC芯片，以提供体积小、功耗低、集成度高、无线便携的SOC芯片，方便检测与处理微弱脑电信号。
[0007]为了实现上述目的，作为本发明的一个方面，本发明提供了一种4段流水线数字信号处理器，其特征在于，所述数字信号处理器采用4段流水线的低功耗架构，包括:
[0008]第一流水段，用于执行模数转换器捕获数据缓存到先入先出队列的写数据进程，所述进程获取所述数字信号处理器前端的量化后传感数据，并将其写入虚拟环形先入先出队列进行缓存；
[0009]第二流水段，利用乒乓交叉切换机制获取所述先入先出队列内的缓存数据，即在当前时隙，Ping-BUF已经充满后，切换矩阵读取ping-BUF，同时在当前时隙，pang-BUF从所述先入先出队列获取数据；在下一个时隙，ping-BUF与pang-BUF交换角色，如此循环往复；
[0010]第三流水段，包括差错编码核，用于对从所述先入先出队列读取的数据进行无线信道的差错编码，封装成数据包，并实现延迟均衡，以保证每个流水段的延迟小于或等于第一流水段从所述先入先出队列读出数据的延迟；
[0011]第四流水段，包括位流序列产生器，用于通过快速异步时钟，将第三流水段封装的所述数据包发送到射频芯片。
[0012]其中，所述数字信号处理器的4段流水线不存在由数据W/R顺序依赖引起的前馈路径。
[0013]其中，所述数字信号处理器的第三流水段执行的无线信道的差错编码包括Manchesiter编码、CRC-16编码和可选的前向纠错R-S编码。
[0014]其中，所述数字信号处理器第四流水段的所述快速异步时钟的发送时钟速率要高于前三个流水段，且所述第四流水段还执行帧头添加操作，对所述第三流水段封装的数据包分别添加帧头和后导信息。
[0015]作为本发明的另一个方面，本发明还提供了一种无线片上系统芯片，所述无线片上系统芯片集成了模拟、数字、射频电路，以及如权利要求1至4任意一项所述的数字信号处理器，用于将传感器检测的数据通过所述模拟和数字电路处理后，再通过所述射频电路无线发送到上位机的接收端。
[0016]其中，所述无线片上系统芯片实现了所述传感器与所述上位机之间的双向半双工通信，实现了所述传感器与所述上位机的TX/RX状态可互补配置；以及
[0017]所述无线片上系统芯片将上/下行链路的发送数据包格式固定化，发送端发送数据前，不需要发送广播消息，与等待接收方的应答，而是配置好链路上通信两端的发送与接收状态，就直接开始每个包数据的传输。
[0018]其中，所述无线片上系统芯片的通道采样频率与所述数字信号处理器的工作频率可控，能够调节所述数字信号器的过采样程度；以及
[0019]所述无线片上系统芯片中的通信信道为高斯信道，使用Manchester底层编码，后面跟随CRC-16上层校验编码，或者只使用可纠错的里德-所罗蒙编码。
[0020]其中，所述无线片上系统芯片的门控时钟采用工艺库提供的专用时钟门电路；
[0021]所述无线片上系统芯片采用基于分时复用思想的电路模块休眠/唤醒技术；
[0022]所述无线片上系统芯片的数字信号处理器按照动态功耗计算公式P_dynamic =(l/2)*C*V2*f_WOrk来降低频率因子f_work，以实现同等比例降低所述数字信号处理器的内部CMOS对FET管子负载电容充放电引起的动态功耗；以及
[0023]所述无线片上系统芯片的后端布局布线采用低功耗驱动策略。
[0024]其中，所述无线片上系统芯片的所有输入输出端口信号与内部信号均进行数字信号处理器同步时钟域系统的时钟锁存后再使用；
[0025]所述无线片上系统芯片的输入端口没有悬空端口 ；
[0026]对于所述无线片上系统芯片跨越异步时钟域的信号传递，采用将慢时钟域信号进行快速异步时钟多次寄存后，再判断上升沿/下降沿，然后进行计数，根据计数器数值进行相关操作；以及
[0027]对所述无线片上系统芯片的后端布局布线进行基于信号完整性驱动的时序验收。
[0028]其中，所述数字信号处理器与所述射频电路有独立的配置参数LUT表，分别有单独的寻址索引去查询各自的LUT表；以及
[0029]所述数字信号处理器通过所述数字信号处理器片内的IIC标准协议接口 SLAVE读写控制器，与片外的所述上位机进行基于串口的通信。
[0030]基于上述技术方案可知，本发明的DSP使用4段流水线的低功耗架构，通过可编程Sensor网络节点物理地址到FIFO (先入先出队列)写/读进程I地址映射策略，进行地址管理，以及内容的转存同步；并且该DSP流水机制无延迟(stall)，无冒险，方便扩展；利用了可选的Manchester编码与CRC-16校验，或可纠错的Reed-Solomn(R-S)编码的混合可配置差错编码策略。4段流水线技术，其属于低功耗架构，挖掘了电路资源的利用效率；时钟门控技术，基于分时资源复用的模块休眠/唤醒技术与芯片物理实现优化技术进一步降低芯片功耗。并且多段流水级数导致的数据通路延迟增大，不影响主观的实时性评价；数据链路整体延迟满足吞吐要求。射频-LUT与DSP-LUT可以分别设置射频电路与DSP内部的相关控制功能参数。可以利用IIC内嵌模块进行控制寄存器内容读出调试。
[0031 ] 本发明把模拟电路、射频电路、数字电路集成到一起，减少了电路板面积、重量、芯片之间的复杂接口设计，本发明针对最小的DSP核的设计；一些系统性能参数可以重新配置，具有灵活简便、信道差错机制可重新配置的特点；系统的功耗通过不同方法进行了降低与优化，可以提高连续工作时间。本发明的无线SOC芯片面积小、重量轻、集成度高，可通过自适应信道差错编码实现误码率降低。
【附图说明】
[0032]图1为本发明的整个SOC系统的架构示意图；
[0033]图2为本发明的DSP的4段流水线的示意图；
[0034]图3为本发明的信道差错编码可重新配置的框图；
[0035]图4为本发明的FIFO的工作原理图；
[0036]图5为本发明对采样信息进行过采样程度调整的工作原理示意图；
[0037]图6为本发明的DSP与ADC进行通信的示意图；
[0038]图7a为本发明采集ADC数据并存储到FIFO的示意图；
[0039]图7b为