口与所述第二 UART的TX端口连接。
[0049]另一种可能的实现方式中，如图5所示，所述第一片内外设具体包括第一内部整合电路(英文:inter—integrated circuit，简称:I2C)，所述第二片内外设具体包括第二12C，其中，所述第一12C的串行时钟端口 I与所述第二12C的串行时钟端口 I连接，所述第一I2C的串行数据端口 2与所述第二 12C的串行数据端口 2连接。
[0050]需要说明的是，图4和图5仅是两种可能的接收控制子模块24a与第一DSP子模块24c之间的简单数据通信的方式，当然，第一片内外设和第二片内外设还可能为其它，本发明实施例对此不作具体限定。
[0051]可选的，如图6所示，所述第一DSP子模块24c包括第一输出接口(记为:可编程输入输出接口(英文:programming input output，简称:P10)1)和第一输入接口 (记为:P102)；所述接收控制子模块24a包括第二输出接口(记为:P103)和第二输入接口(记为:P104);其中，P1l连接P104，P102连接P103，P102和P104均配置为低电平中断触发。
[0052]所述接收控制子模块24a，还用于将所述第二数据写入所述第一共享片上存储子模块24e中，由所述第一DSP子模块24c从所述第一共享片上存储子模块24e中读取所述第二数据后对所述第二数据进行处理，包括:
[0053]所述接收控制子模块24a，还用于将所述第二数据写入所述第一共享片上存储子模块24e中，通过P103输出低电平信号以触发P102中断，由所述第一DSP子模块24c从所述第一共享片上存储子模块24e中读取所述第二数据后对所述第二数据进行处理。
[0054]S卩，本发明实施例中，可以通过P1中断来保证接收控制子模块24a将数据写入第一共享片上存储子模块24e和第一 DSP子模块24c读取所述第一共享片上存储子模块24e中的数据进行优化处理的有序进行，提升了数据处理的及时性与准确性。
[0055]需要说明的是，上述实施例仅是示例性的提供两种可能的保证接收控制子模块24a将数据写入第一共享片上存储子模块24e和第一 DSP子模块24c读取所述第一共享片上存储子模块24e中的数据进行优化处理的有序进行的实现方式，当然，还可能存在其它可能的设计方式以保证接收控制子模块24a将数据写入第一共享片上存储子模块24e和第一 DSP子模块24c读取所述第一共享片上存储子模块24e中的数据进行优化处理的有序进行，本发明实施例在此不再——阐述。
[0056]优选的，如图7所示，所述控制处理模块24还包括:与所述第二DSP子模块24d和所述发送控制子模块24b均连接的第二共享片上存储子模块24f。
[0057]所述发送控制子模块24b，用于接收所述第二DSP子模块24d发送的控制信号，包括:
[0058]所述发送控制子模块24b，用于在所述第二DSP子模块24d从所述存储模块26中读取所述嵌入式上位机模块25发送给所述第二 DSP子模块24d的控制信号，并将所述控制信号写入所述第二共享片上存储子模块24f中后，从所述第二共享片上存储子模块24f中读取所述控制信号。
[0059]即，本发明实施例中，增加与所述第二DSP子模块24d和所述发送控制子模块24b均连接的第二共享片上存储子模块24f。其中，发送控制子模块24b和第二DSP子模块24d均可以访问第二共享片上存储子模块24f，发送控制子模块24b和第二 DSP子模块24d之间的数据传输可以视为内存间的数据传输，因此避免了现有的便携式超声装置中，DSP模块与发送端ARM之间的数据传输属于外设间的数据传输，而通常外设间的数据传输速度相对较低，这将容易导致数据传输速度达不到要求的问题，提升了发送端数据传输的速度。
[0060]可选的，如图8所示，所述第二DSP子模块24d包括第三输出接口(记为:P105)和第三输入接口(记为:P106);所述发送控制子模块24b包括第四输出接口(记为:P107)和第四输入接口(记为:P108);其中，P105连接P108，P106连接P107，P106和P108均配置为低电平中断触发。
[0061]所述发送控制子模块24b，用于在所述第二DSP子模块24d从所述存储模块26中读取所述嵌入式上位机模块25发送给所述第二 DSP子模块24d的控制信号，并将所述控制信号写入所述第二共享片上存储子模块24f中后，从所述第二共享片上存储子模块24f中读取所述控制信号，包括:
[0062]所述发送控制子模块24b，用于在所述第二DSP子模块24d从所述存储模块26中读取所述嵌入式上位机模块25发送给所述第二 DSP子模块24d的控制信号，并将所述控制信号写入所述第二共享片上存储子模块24f中，通过P105输出低电平信号以触发P108中断后，从所述第二共享片上存储子模块24f中读取所述控制信号。
[0063]即，本发明实施例中，可以通过P1中断来保证第二DSP子模块24d将控制信号写入所述第二共享片上存储子模块24f中和发送控制子模块24b从所述第二共享片上存储子模块24f中读取所述控制信号的有序进行，提升了数据处理的及时性与准确性。
[0064]当然，还可以通过其它方式来保证第二DSP子模块24d将控制信号写入所述第二共享片上存储子模块24f中和发送控制子模块24b从所述第二共享片上存储子模块24f中读取所述控制信号的有序进行，比如上述通过片内外设进行通信的方式，具体可参考上述实施例，本发明实施例在此不再详细赘述。
[0065]优选的，如图9所示，本发明实施例中，所述存储模块26具体可以包括一闪存FLASH26a 和一 SDRAM26b。
[0066]其中，FLASH26a用于快速处理静态数据，SDRAM26b用于处理动态数据。利用不同存储介质的特性对不同的数据进行存储，从而实现数据的快速存储。
[0067]需要说明的是，本发明实施例中，接收控制子模块24a、发送控制子模块24b、第一DSP 子模块 24c 和第二 DSP 子模块 24d 共用一 FLASH26a 和一 SDRAM26b。该 SDRAM26b 和 FLASH26a容量可以分别为图1中所示的三片SDRAM容量之和三片FLASH容量之和。
[0068]优选的，考虑到现场可编程门阵列(英文:field — programmable gate array，简称:FPGA)的硬件可编程性使其能够针对不同应用设计不同的硬件方案，在门电路数量足够的情况下，可以自由分配硬件资源，因此，本发明实施例中，所述控制处理模块24具体可以为FPGA，从而使得所述接收控制子模块24a、所述发送控制子模块24b、所述第一 DSP子模块24c和所述第二 DSP子模块24d的资源可根据所述接收控制子模块24a、所述发送控制子模块24b、所述第一 DSP子模块24c和所述第二 DSP子模块24d要处理的数据量进行配置。
[0069]需要说明的是，在FPGA逻辑门数量足够的情况下，可分配给接收控制子模块24a或第一DSP子模块24c更多的资源，此处的资源一般是指逻辑门，其中，逻辑门在编程后可实现比如存储，通信的功能。
[0070]进而，如图10所示，所述接收控制子模块24a具体可以包括第一ARM24al、以及所述第一 ARM24al的片内外设单元24a2和片上存储单元24a3;所述发送控制子模块24b具体可以包括第二ARM24bl、以及所述第二ARM24bl的片内外设单元24b2和片上存储单元24b3;所述第一 DSP子模块24c具体可以包括第一 DSP核24cl、以及所述第一 DSP核24cl的片内外设单元24c2和片上存储单元24c3;所述第二 DSP子模块24d具体可以包括第二 DSP核24dl、以及所述第二 DSP核24dl的片内外设单元24d2和片上存储单元24d3。
[0071]其中，本发明实施例中的片上存储单元(包括24a3、24b3和24c3、24d3)具体可以为片上RAM和/或片上只读存储器(英文:read-only memory，简称:ROM)，本发明实施例中的第一共享片上存储子模块24e或第二共享片上存储子模块24f具体可以为共享片上RAM或R0M，本发明实施例对此不作具体限定。
[0072]需要说明的是，本发明实施例中第一ARM24al的片内外设单元24a2具体可以包括上述的第一片内外设，本发明实施例中第一 DSP核24cl的片内外设单元24c2具体可以包括上述的第二片内外设，本发明实施例对此不作具体限定。当然，本发明实施例中第一ARM24al的片内外设单元24a2和第一 DSP核24cl的片内外设单元24c2还可能包含其它的外设，比如第一 ARM24al的片内外设单元24a2包含与模拟信号处理模块23通信的外设等，第一DSP核24cl的片内外设单元24c2包含与嵌入式上位机模块25通信的外设等，本发明实施例对此不作具体限定。
[0073]需要说明的是，基于FPGA的可编程特性，本发明实施例中的接收控制子模块24a、发送控制子模块24b、第一 DSP子模块24c和第二 DSP子模块24d还可以包含定制逻辑单元，本发明实施例对此不作具体限定。
[0074]一方面，由于FPGA工艺技术高，而且采用内部1 口进行通讯，而不是通过外部接口通过电流驱动进行信号传递，因此功耗较低；另一方面，FPGA可灵活添加片内模块，从而为用户定制为实现特定功能而自主开发的硬件电路或逻辑。比如，对SDRAM和片上RAM操作的功能、双口 RAM等。在逻辑门数量足够的情况下，还可增加片内ARM数量来并行处理更多的数据。并且，只要FPGA具有足够数量的逻辑门电路，就可以