模块24d后，通过所述第一片内外设和所述第二片内外设通知所述第一 DSP子模块24c，进而所述第一 DSP子模块24c对第二数据进行进一步处理，因此保证了接收控制子模块24a将数据写入第一共享片上存储子模块24e和第一 DSP子模块24c读取所述第一共享片上存储子模块24e中的数据进行优化处理的有序进行，提升了数据处理的及时性与准确性。
[0050]需要说明的是，图4中的虚线箭头表示控制方向而不是数据流方向，本发明实施例中的其它附图中的虚线箭头也表示表示控制方向而不是数据流方向，在此进行统一说明，以下各实施例中就不再一一赘述。
[0051]具体的，一种可能的实现方式中，如图5所示，所述第一片内外设具体包括第一通用异步收发传输器(英文:universal asynchronous receiver/transmitter，简称:UART)，所述第二片内外设具体包括第二UART，其中，所述第一UART的TX端口与所述第二UART的RX端口连接，所述第一 UART的RX端口与所述第二 UART的TX端口连接。
[0052]另一种可能的实现方式中，如图6所示，所述第一片内外设具体包括第一内部整合电路(英文:inter—integrated circuit，简称:I2C)，所述第二片内外设具体包括第二12C，其中，所述第一12C的串行时钟端口 I与所述第二12C的串行时钟端口 I连接，所述第一I2C的串行数据端口 2与所述第二 12C的串行数据端口 2连接。
[0053]需要说明的是，图5和图6仅是两种可能的接收控制子模块24a与第一DSP子模块24c之间的简单数据通信的方式，当然，第一片内外设和第二片内外设还可能为其它，本发明实施例对此不作具体限定。
[0054]可选的，如图7所示，所述第一DSP子模块24c包括第一输出接口(记为:可编程输入输出接口(英文:programming input output，简称:P10)1)和第一输入接口 (记为:P102)；所述接收控制子模块24a包括第二输出接口(记为:P103)和第二输入接口(记为:P104);其中，P1l连接P104，P102连接P103，P102和P104均配置为低电平中断触发。
[0055]所述接收控制子模块24a，还用于将所述第二数据写入所述第一共享片上存储子模块24e中，由所述第一DSP子模块24c从所述第一共享片上存储子模块24e中读取所述第二数据后对所述第二数据进行处理，包括:
[0056]所述接收控制子模块24a，还用于将所述第二数据写入所述第一共享片上存储子模块24e中，通过P103输出低电平信号以触发P102中断，由所述第一DSP子模块24c从所述第一共享片上存储子模块24e中读取所述第二数据后对所述第二数据进行处理。
[0057]S卩，本发明实施例中，可以通过P1中断来保证接收控制子模块24a将数据写入第一共享片上存储子模块24e和第一 DSP子模块24c读取所述第一共享片上存储子模块24e中的数据进行优化处理的有序进行，提升了数据处理的及时性与准确性。
[0058]需要说明的是，上述实施例仅是示例性的提供两种可能的保证接收控制子模块24a将数据写入第一共享片上存储子模块24e和第一 DSP子模块24c读取所述第一共享片上存储子模块24e中的数据进行优化处理的有序进行的实现方式，当然，还可能存在其它可能的设计方式以保证接收控制子模块24a将数据写入第一共享片上存储子模块24e和第一 DSP子模块24c读取所述第一共享片上存储子模块24e中的数据进行优化处理的有序进行，本发明实施例在此不再——阐述。
[0059]优选的，如图8所示，本发明实施例中，所述存储模块26具体可以包括一闪存FLASH26a 和一 SDRAM26b。
[0060]其中，FLASH26a用于快速处理静态数据，SDRAM26b用于处理动态数据。利用不同存储介质的特性对不同的数据进行存储，从而实现数据的快速存储。
[0061]需要说明的是，本发明实施例中，接收控制子模块24a、发送控制子模块24b、第一DSP 子模块 24c 和第二 DSP 子模块 24d 共用一 FLASH26a 和一 SDRAM26b。该 SDRAM26b 和 FLASH26a容量可以分别为图1中所示的三片SDRAM容量之和三片FLASH容量之和。
[0062]优选的，考虑到现场可编程门阵列(英文:field — programmable gate array，简称:FPGA)的硬件可编程性使其能够针对不同应用设计不同的硬件方案，在门电路数量足够的情况下，可以自由分配硬件资源，因此，本发明实施例中，所述控制处理模块24具体可以为FPGA，从而使得所述接收控制子模块24a、所述发送控制子模块24b、所述第一 DSP子模块24c和所述第二 DSP子模块24d的资源可根据所述接收控制子模块24a、所述发送控制子模块24b、所述第一 DSP子模块24c和所述第二 DSP子模块24d要处理的数据量进行配置。
[0063]需要说明的是，在FPGA逻辑门数量足够的情况下，可分配给接收控制子模块24a或第一DSP子模块24c更多的资源，此处的资源一般是指逻辑门，其中，逻辑门在编程后可实现比如存储，通信的功能。
[0064]进而，如图9所示，所述接收控制子模块24a具体可以包括第一ARM24al、以及所述第一 ARM24al的片内外设单元24a2和片上存储单元24a3;所述发送控制子模块24b具体可以包括第二ARM24bl、以及所述第二ARM24bl的片内外设单元24b2和片上存储单元24b3;所述第一 DSP子模块24c具体可以包括第一 DSP核24cl、以及所述第一 DSP核24cl的片内外设单元24c2和片上存储单元24c3;所述第二 DSP子模块24d具体可以包括第二 DSP核24dl、以及所述第二 DSP核24dl的片内外设单元24d2和片上存储单元24d3。
[0065]其中，本发明实施例中的片上存储单元(包括24a3、24b3和24c3、24d3)具体可以为片上RAM和/或片上只读存储器(英文:read-only memory，简称:ROM)，本发明实施例中的第一共享片上存储子模块24e具体可以为共享片上RAM或R0M，本发明实施例对此不作具体限定。
[0066]需要说明的是，本发明实施例中第一ARM24al的片内外设单元24a2具体可以包括上述的第一片内外设，本发明实施例中第一 DSP核24cl的片内外设单元24c2具体可以包括上述的第二片内外设，本发明实施例对此不作具体限定。当然，本发明实施例中第一ARM24al的片内外设单元24a2和第一 DSP核24cl的片内外设单元24c2还可能包含其它的外设，比如第一 ARM24al的片内外设单元24a2包含与模拟信号处理模块23通信的外设等，第一DSP核24cl的片内外设单元24c2包含与嵌入式上位机模块25通信的外设等，本发明实施例对此不作具体限定。
[0067]需要说明的是，基于FPGA的可编程特性，本发明实施例中的接收控制子模块24a、发送控制子模块24b、第一 DSP子模块24c和第二 DSP子模块24d还可以包含定制逻辑单元，本发明实施例对此不作具体限定。
[0068]一方面，由于FPGA工艺技术高，而且采用内部10 口进行通讯，而不是通过外部接口通过电流驱动进行信号传递，因此功耗较低；另一方面，FPGA可灵活添加片内模块，从而为用户定制为实现特定功能而自主开发的硬件电路或逻辑。比如，对SDRAM和片上RAM操作的功能、双口 RAM等。在逻辑门数量足够的情况下，还可增加片内ARM数量来并行处理更多的数据。并且，只要FPGA具有足够数量的逻辑门电路，就可以根据功能需求，重新编辑程序写入，不需要更换硬件系统就可以实现软件和硬件电路的整体功能升级，灵活性与可扩展性较强，确保后期方便维护，能有效推广超声装置的应用，使更多医疗机构使用到符合自身需求的超声装置。
[0069]所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的装置，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
[0070]在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置