专利名称：多通道驱动电路的制作方法
技术领域：
本发明涉及适用于驱动诸如各种类型的平板显示器的水平像素行或打印头的打印点线那样的排成阵列的负载的多通道驱动电路，更具体地，涉及即使在通道之间由于制造工艺等原因而存在电路特性的差别时使每个通道的负载仍可以在一致的条件下被驱动的多通道驱动电路。
背景技术：
至今为止已知有用于驱动诸如各种类型的平板显示器(例如，液晶显示器、有机EL显示器)的水平像素行或打印头的打印点线那样的排成阵列的负载(此后称为负载阵列)的多通道驱动电路(例如，参阅专利文件1)。
用来显示传统的多通道驱动电路的例子的配置图(正驱动型)显示于图27。参照图27，标号1表示连至正端(意思是较高电位端)电源VDD的正端(意思是较高电位端)电源线；标号2表示连至负端(意思是较低电位端)电源VSS的负端(意思是较低电位端)电源线；标号3表示连至正端偏压电源VBH的正端偏压线；10k到10k+3表示各个通道k到k+3的单元电路；11k到11k+3表示每个通道的电流源晶体管；13k到13k+3表示用于接通/切断负载的电功率供应的每个通道的开关晶体管；14k到14k+3表示每个通道的开关控制信号；11表示包括一系列电流源晶体管11k到11k+3的电流源阵列；13表示包括一系列开关晶体管13k到13k+3的开关阵列；30表示偏压电源电路；40表示包括一系列负载40k到40k+3的负载阵列；OUTk到OUTk+3表示每个通道的输出端；以及100表示多通道驱动电路。
在图示的例子中，使用p沟道型MOSFET作为每个通道的电流源晶体管11k到11k+3，每个晶体管将它们的源极端和栅极端分别连接到正端电源线1和正端偏压线3。另外，使用p沟道型MOSFET作为每个通道的开关晶体管13k到13k+3，每个晶体管将它们的漏极端和源极端分别连接到输出端OUTk到OUTk+3和电流源晶体管11k到11k+3的漏极端，而它们的栅极端则输入开关控制信号14k到14k+3。
如上所述，这个多通道驱动电路100包括电流源阵列11，包括分别对应于多个通道的多个电流源晶体管11k到11k+3；以及开关阵列13，包括分别对应于多个通道k到k+3的多个开关晶体管13k到13k+3；并且由构成电流源阵列11的每个通道的各自电流源晶体管11k到11k+3经由构成开关阵列13的每个通道的各自开关晶体管13k到13k+3向构成负载阵列40的每个通道的各自负载40k到40k+3输送电功率。
可以通过适当地设置开关控制信号14k到14k+3的开关周期、占空比等，同时将所需的电流供应给每个通道的负载40k到40k+3，从而根据电流源晶体管11k到11k+3的精度，精确地驱动每个通道的负载40k到40k+3。这里，当开关控制信号14k到14k+3的逻辑状态是“L”时，开关晶体管13k到13k+3改变到导通状态(接通状态)；当逻辑状态是“H”时，开关晶体管13k到13k+3改变到非导通状态(切断状态)。
在图27上，为了说明方便起见，对于多个通道，仅仅显示对应于四个通道的邻接部件；但通道的数目可以根据构成负载阵列40的负载的数目随意地改变。例如，当假设平板显示器的水平像素行作为负载阵列时，通道的数目被设置为每个LSI芯片约240到768。
在上述的多通道驱动电路中，为了精确地控制构成负载阵列40的每个通道的负载40k到40k+3，例如用于Γ校正等等，为了控制开关控制信号负载14k到14k+3的接通/切断，需要高速时钟。因此，当开关控制信号负载14k到14k+3的占空比、周期等等改变而每个通道的电流源11k到11k+3的设定电流值暂时保持固定时，对每个通道的负载40k到40k+3的精确控制是有限制的。
因此，还已知一些多通道驱动电路，它们使用设定电流值随时间而变的电流源作为构成电流源阵列11的每个通道的电流源11k到11k+3(例如，参阅专利文件2)。
在这种多通道驱动电路中，每个通道的电流源11k到11k+3中的每一个由以下单元构成多个具有诸如一倍、两倍、四倍或八倍的不同加权值的单位电流源；以及分别放置在单位电流源的输出路径上的单位开关。经由这些单位开关选择的单位电流源的输出电流相加，生成想要的设定电流值。这样，就实现了调制型电流源，其中当每个单位开关随时间流逝根据编程的过程接通/切断时，设定电流值随时间改变，同时呈现某种分布。
因此，通过使用这样的调制型电流源的多通道驱动电路，可以精确地控制每个通道的负载40k到40k+3，而不用明显加速用于控制开关控制信号14k到14k+3的时序的时钟。
专利文献1日本专利待审查公开No.2004-29528专利文献2日本专利待审查公开No.2000-39868发明内容本发明所要解决的技术问题然而，在使用上述的传统电流源或调制型电流源的传统多通道驱动电路中，由于为每个通道提供专用电流源给出能够在一致条件下驱动所有通道的负载的优点，然而当每个电流源的设定电流值本身由于半导体制造工艺等原因在通道之间不一致时，仍旧很难在一致的条件下驱动所有通道的负载，由此造成问题。
以上问题将参照图27和28更具体地描述。传统的多通道驱动电路的输出特性(对于所有的通道，接通周期是相同的)被显示于图28。
这里，在图27上，假设构成负载阵列40的每个通道的负载40k到40k+3是容性负载，并且它们的数值(电容值)是相同的。另外，在这种情形下，假设构成电流源阵列11的每个通道的电流源晶体管11k到11k+3是传统的电流源，其中它的设置值不随时间变化，并且存在由于半导体制造工艺造成的设定电流值I11k到I11k+3的差别。
在这样的情形下，当具有如图28(a)所示的波形的开关控制信号被提供给构成开关阵列13的每个通道的开关晶体管13k到13k+3的栅极时，在开关控制信号14k到14k+3的逻辑状态从“H”变为“L”的时间t1的同时，开始对构成负载阵列40的每个通道的负载(容性负载)40k到40k+3充电，并继续进行直至开关控制信号14k到14k+3的逻辑状态从“L”变为“H”的时间t2到达为止。
在开始充电的同时，每个通道的输出端OUTk到OUTk+3的电位上升，画出每个通道都具有独特斜率的线，然后在与时间t2到达的同时达到在每个通道之间不同的值。在本例中，关于每个通道的电位V的幅度，有关系式V(OUTk+1)＞V(OUTk+3)＞V(OUTk)＞V(OUTk+2)。
在这种情形下，如果每个通道的负载40k到40k+3例如是电压驱动的容性像素，则每个通道的像素根据充电电压的不同以不同的色调进行显示操作，所以，在显示板上呈现显示不规则性。也就是，即使像素的电容值在通道之间是一致的，在显示板的屏幕上仍旧呈现由于多通道驱动电路侧造成的显示不规则性。
容易理解，即使每个通道的负载40k到40k+3是电阻特性的负载或二极管特性的负载，在根据负载内容的驱动模式或操作模式下出现通道之间的差别。
作为消除通道之间的这种差别的典型措施，使用增加电流源晶体管11k到11k+3的尺寸以抑制差别的方法，一种加入电流检测电路来校正输出电流的方法(例如，参阅日本专利待审查公开号No.2003-218689)或其它方法。然而，如果使用这样的方法，当被集成到LSI中时芯片尺寸将增加，由此带来其它问题。另外，使用这样的方法，差别程度可以减小，但差别本身不能完全消除。
为了解决以上问题，本发明的目的是设计和提供一种多通道驱动电路，利用该电路，即使在包括电流源的每个通道的电路特性方面由于半导体制造工艺等原因造成通道之间的差异，构成负载阵列的每个通道的负载仍旧可以在所有通道之间的一致条件下被驱动。
通过参考说明书的以下描述，本领域的技术人员将容易明白本发明的其它目的。操作和效果。
用于解决技术问题的手段为了达到以上目的，根据本发明的多通道驱动电路具有以下配置。
即，本发明的多通道驱动电路包括电流源阵列，包括分别对应于多个通道的多个电流源；和输入开关阵列，包括分别对应于多个通道的多个输入开关，其中由构成电流源阵列的每个通道的各自电流源经由构成输入开关阵列的每个通道的各自输入开关向构成负载阵列的每个通道的各自负载输送电功率。
多通道负载驱动电路配备有通道间公共连接线，用于在用于连接构成电流源阵列的每个通道的各自电流源与构成输入开关阵列的每个通道的各自输入开关的每个通道的各自电流路径之间实现导通；以及电流阻挡装置，用于阻挡多个通道中输入开关处于切断状态的通道的电流源的输出电流流入到通道间公共连接线。
根据这样的电路配置，如果通道间公共连接线的电阻值被初步设置为足够低，则所有通道的上述电流路径的电位收敛到基本相同的数值。结果，结合电流阻挡装置的操作，经由每个通道的输入开关流入到每个通道的负载中的电流值被均一为通过平均化流入输入开关在该时刻处于接通状态的所有通道的电流源中的电流值而得到的数值。因此，即使由于半导体制造工艺等原因造成流入构成电流源阵列的电流源的电流值在通道之间存在差别，所有通道的负载仍可以在一致的条件下由每个通道的开关控制信号驱动。
此外，根据这样的电路配置，电流阻挡装置可以用相对较小数目的元件被实施。因此，当电路被集成到LSI时，在芯片上占用的面积不是太大，因此允许以低成本制造。
此外，根据这样的电路配置，经由其中每个通道出现接通状态和通道间公共连接线的这些通道的开关实现在连至负载的每个通道的输出端之间的导通，因而在每个电流源与通道间公共连接线之间的交叉点处自动完成电流合并或电流分流，以使得这些交叉点的电位变为相同的。结果，即使在通道之间出现构成负载阵列的各个负载的电容值的差别时，每个通道的充电电流值也被自动调节，所以每个通道的输出端的电位均一化。
根据本发明的多通道驱动电路具有许多实施例。作为一个实施例，可以使用以下的配置。
即，电流源阵列包括正端电流源阵列，包括分别对应于多个通道的多个正端电流源；以及负端电流源阵列，包括分别对应于多个通道的多个负端电流源。输入开关阵列包括正端输入开关阵列，包括分别对应于多个通道的多个正端输入开关；以及负端输入开关阵列，包括分别对应于多个通道的多个负端输入开关。
由构成正端电流源阵列的每个通道的各自正端电流源经由构成正端输入开关阵列的每个通道的各自正端输入开关实现对构成负载阵列的每个通道的各自负载的电功率正端供应。另外，由构成负端电流源阵列的每个通道的各自负端电流源经由构成负端输入开关阵列的每个通道的各自负端输入开关实现对构成负载阵列的每个通道的各自负载的电功率负端供应。
通道间公共连接线包括正端通道间公共连接线，用于在用于连接构成正端电流源阵列的每个通道的各自正端电流源与构成正端输入开关阵列的每个通道的各自正端输入开关的每个通道的各自电流路径之间实现导通；以及负端通道间公共连接线，用于在用于连接构成负端电流源阵列的每个通道的各自负端电流源与构成负端输入开关阵列的每个通道的各自负端输入开关的每个通道的各自电流路径之间实现导通。
电流阻挡装置包括正端电流阻挡装置，用于阻止多个通道中正端输入开关处于切断状态的通道的正端电流源的输出电流流入通道间公共连接线；以及负端电流阻挡装置，用于阻止多个通道中负端输入开关处于切断状态的通道的负端电流源的输出电流流入通道间公共连接线。
根据这样的电路配置，当正端输入开关阵列和负端输入开关阵列交替地接通/切断时，交替地具有不同极性的电流可被输送到每个通道的负载。因此，提供了适用于由交替地具有不同极性的电流驱动的负载阵列的装置，所述负载阵列例如是液晶显示板的水平像素行。
此外，在正端和负端中提供通道间公共连接线，以使输送给负载的正端和负端电流在通道之间被均一化。因此，即使由于半导体制造工艺等原因造成在通道之间在构成正端或负端的电流源阵列的电流源中流动的电流值不同时，所有通道的负载也可以在一致的条件下由每个通道的开关控制信号驱动。而且，根据这样的电路配置，可以用相对较少数目的元件实施正端和负端的电流阻挡装置。因此，当电路被集成到LSI时，在芯片上占用的面积不是太大，因此允许以低成本制造。
作为本发明的多通道驱动电路的另一个实施例，还可以使用以下的配置。
即，构成负载阵列的每个通道的负载由分别对应于彩色R、G和B的三个像素组成。构成电流源阵列的每个通道的电流源由用于对R像素施加Γ校正的电流源、用于对G像素施加Γ校正的电流源、和用于对B像素施加Γ校正的电流源组成。
用于施加Γ校正的这些电流源通常由以下单元构成多个具有诸如一倍、两倍、四倍或八倍的不同加权值的单位电流源；以及分别设在单位电流源的输出路径上的单位开关。经由这些单位开关选择的单位电流源的输出电流相加，生成想要的设定电流值。这样，就实现了调制型电流源，其中当每个单位开关随时间流逝根据编程的过程接通/切断时，设定电流值随时间改变，同时呈现某种分布。
通道间公共连接线包括第一通道间公共连接线，用于在对R像素施加Γ校正的电流源之间实现连接；第二通道间公共连接线，用于在对G像素施加Γ校正的电流源之间实现连接；第三通道间公共连接线，用于在对B像素施加Γ校正的电流源之间实现连接。
根据这样的电路配置，构成负载阵列的每个通道的负载由分别对应于彩色R、G和B的三个像素组成，同时，为每个RGB像素提供用于施加Γ校正的电流源，以便可以在通道之间一致的条件下逐个RGB像素地施加像素Γ校正。
作为本发明的多通道驱动电路的另一个实施例，还可以使用以下的配置。
即，构成电流源阵列的每个通道的电流源由具有不同加权值的多个单位电流源和设在单位电流源的各自输出路径上的单位开关构成；经由这些单位开关选择的单位电流源的输出电流相加，生成想要的设定电流值，同时每个单位开关根据编程的过程随时间接通/切断，由此实现调制型电流源，其中设定电流值随时间改变，同时呈现某种分布。此外，通道间公共连接线由被设置为各自的加权值并在具有相同加权值的单位电流源之间实现连接的多个通道间公共连接线组成。
根据这样的电路配置，当调制型电流源被用作旨在减小时钟速率的每个通道的电流源时，被设置为各自加权值的、在通道之间的单位电流源的差别可被吸收，由此改进控制精度。
应当指出，在本发明和每个上述的实施例中，多种电路配置可被用作电流阻挡装置。
举例来说，可以实现一种配置，其中当输入开关处于切断状态时，电流阻挡装置阻止电流流入用于连接电流源与通道间公共连接线的电流路径。当使用这样的配置时，例如，把另一个开关晶体管放置在用于连接电流源晶体管与通道间公共连接线的电流路径中，并使该开关晶体管与用作输入开关的开关晶体管协同工作，由此可以实施想要的配置。
本发明的电流阻挡装置的功能也可以被解译为允许多个通道中输入开关处于接通状态的通道的电流源的输出电流流入通道间公共连接线，同时阻挡多个通道中输入开关处于切断状态的通道的电流源的输出电流流入通道间公共连接线。
由此，可以看到，例如，当用于连接电流源晶体管与输入晶体管的电流路径与通道间公共连接线互相隔离/分开，同时另一个开关晶体管(辅助晶体管)设在它们之间，使得这个辅助晶体管与输入晶体管协同工作时，也可以实施上述电流阻挡装置的所需配置。
即，根据这样的电路配置，当输入晶体管处于接通状态时，辅助晶体管也改变到接通状态，因此在用于连接电流源晶体管和开关晶体管的电流路径与通道间公共连接线之间实现导通，这样，该通道的电流源的输出电流流入通道间公共连接线。相反，当输入晶体管处于切断状态时，辅助晶体管也改变到切断状态，因此造成在用于连接电流源晶体管和开关晶体管的电流路径与通道间公共连接线之间的不导通，这样，该通道的电流源的输出电流不能流入通道间公共连接线。
举另一个例子，可以使用一种配置，其中当输入晶体管处于切断状态时，电流阻挡装置禁用电流源。当使用这样的配置时，例如，使得单独的开关晶体管分别位于用作电流源的晶体管的偏压端与偏压电源之间以及在其偏压端与零偏压电源之间，并使得这两个辅助晶体管与用作输入开关的开关晶体管的接通/切断操作互锁，以倒相的方式工作，由此可以实施所需的配置。
再举一个例子，可以使用一种配置，其中当输入晶体管处于切断状态时，电流阻挡装置使得流过电流源的电流绕过输入开关而被放电。当使用这样的配置时，例如，放电的开关晶体管和放电的电流源晶体管在用于旁路用作输入开关的开关晶体管的电流路径中串联连接，同时，使得输入晶体管和放电的开关晶体管以倒相的方式工作，由此可以实施所需的配置。
根据本发明的多通道驱动电路可以被实施为半导体集成器件(LSI芯片)，包括电流源阵列，包括分别对应于多个通道的多个电流源；外部端子阵列，包括分别对应于多个通道的、用于连接负载的多个外部端子；输入开关阵列，包括分别对应于多个通道的、处在电流源阵列与外部端子阵列之间的多个输入开关；通道间公共连接线，用于在连接构成电流源阵列的每个通道的各自电流源与构成输入开关阵列的每个通道的各自输入开关的每个通道的各自电流路径之间实现导通；以及电流阻挡装置，用于阻止多个通道中输入开关处于切断状态的通道的电流源的输出电流流入通道间公共连接线。在这种情形下，通道间公共连接线具有足够大的宽度，诸如铝一类的低电阻金属物质被用作它的材料。
根据这样的电路配置，可以实施半导体集成器件，用作在通道之间具有满意的一致性的多通道驱动电路，同时芯片面积较小，并且对半导体制造工艺的管理负担相对较轻，因此可以以低成本制造。
在这种情形下，当构成多通道负载驱动电路的半导体芯片被置于预定的封装中时，该封装可以配备有用于把通道间公共连接线引到外面的外部端子。
当例如把多通道驱动电路用作大平面显示板等等的源驱动器时，用作多通道驱动电路的多个半导体集成器件(LSI芯片)每一个都相对于平板的整个水平扫描宽度安排。在这种情形下，如果用于把通道间公共连接线引到外面的外部端子被安排在容纳半导体集成器件(LSI芯片)的封装中，仅仅通过使用适当的导电体连接相邻的LSI封装的外部端子，可以在容纳在一系列LSI封装中的半导体芯片上的通道间公共连接线之间实现导通。因此，有可能不仅仅在相邻的通道之间而且还在相邻的LSI封装之间实现一致条件下的负载驱动。
本发明的有利效果根据本发明，如果通道间公共连接线的电阻值初步设置为足够低的，则所有通道的上述电流路径的电位收敛到基本相同的数值。结果，结合电流阻挡装置的操作，经由每个通道的输入开关流入每个通道的负载的电流值被均一化为通过平均化流入输入开关在该时刻处于接通状态的所有通道的电流源的电流值而得到的一个数值。因此，即使由于半导体制造工艺等原因造成流入构成电流源阵列的电流源的电流值在通道之间存在差异，所有通道的负载仍可以在一致的条件下由每个通道的开关控制信号驱动。
此外，可以用相对较少的数目的元件实施电流阻挡装置。因此，当电路被集成到LSI时，在芯片上占用的面积不是太大，因此允许以低成本制造。
此外，根据这样的电路配置，经由通道间公共连接线和其中每个通道都出现接通状态的这些通道的开关，在连接至负载的每个通道的输出端之间实现导通。因此，在每个电流源与通道间公共连接线之间的交叉点处自动执行电流合并或电流分流，以使这些交叉点的电位变为相同。结果，即使在通道之间出现构成负载阵列的各个负载的电容值的不同时，每个通道的充电电流值也被自动调节，因而每个通道的输出端的电位被均一化。
具体实施例方式
下面参照附图详细地描述根据本发明的多通道驱动电路的一个优选实施例。
根据本发明的多通道驱动电路的第一实施例(正驱动型)被显示于图1。参照图1，标号1表示连至正端电源VDD的正端电源线；标号2表示连至负端电源VSS的负端电源线；标号3表示连至正端偏压电源VBH的正端偏压线；5表示作为本发明的要点的通道间公共连接线；10k到10k+3表示每个通道k到k+3的单元电路；11k到11k+3表示每个通道k到k+3的电流源晶体管；12k到12k+3表示作为本发明的要点的、每个通道k到k+3的电流阻挡开关晶体管；13k到13k+3表示用于接通/切断到负载的电功率供应的、每个通道k到k+3的开关晶体管；14k到14k+3表示每个通道k到k+3的开关控制信号；11表示包括一系列电流源晶体管11k到11k+3的电流源阵列；13表示包括一系列开关晶体管13k到13k+3的开关阵列；30表示偏压电源电路；40表示包括一系列负载40k到40k+3的负载阵列；OUTk到OUTk+3表示每个通道k到k+3的输出端；以及100表示多通道驱动电路。
在图示的例子中，使用p沟道型MOSFET作为每个通道的电流源晶体管11k到11k+3，每个晶体管将它们的源极端和栅极端分别连接到正端电源线1和正端偏压线3。
使用p沟道型MOSFET作为每个通道的输入开关晶体管13k到13k+3，每个晶体管将它们的漏极端和源极端分别连接到输出端OUTk到OUTk+3和电流阻挡开关晶体管12k到12k+3的漏极端，并且它们的栅极端被输入开关控制信号14k到14k+3。
使用p沟道型MOSFET作为每个通道的电流阻挡开关晶体管12k到12k+3，每个晶体管将它们的源极端和漏极端分别连接到电流源晶体管11k到11k+3的漏极端和输入开关晶体管13k到13k+3的源极端，并且它们的栅极端被输入开关控制信号14k到14k+3。
正如从图1看到的，该多通道驱动电路100包括电流源阵列11和开关阵列13，其中电流源阵列11包括分别对应于多个通道k到k+3的多个电流源晶体管11k到11k+3，开关阵列13包括分别对应于多个通道k到k+3的多个输入开关晶体管13k到13k+3。
基本操作如下。即，由构成电流源阵列11的每个通道的各自电流源晶体管11k到11k+3经由构成输入开关阵列13的每个通道的各自输入开关晶体管13k到13k+3向构成负载阵列40的每个通道的各自负载40k到40k+3输送电功率。在这种情形下，开关晶体管13k到13k+3的接通/切断操作由每个通道的开关控制信号14k到14k+3控制。
经由作为本发明要点的通道间公共连接线5实现用于连接构成电流源阵列的每个通道的各自电流源晶体管11k到11k+3与构成输入开关阵列13的每个通道的各自输入开关晶体管13k到13k+3的各个电流路径之间的导通。
参照图1，标号5k到5k+3表示在每个通道k到k+3的上述电流路径与通道间公共连接线5之间的连接点。当该电路100被构建为半导体集成电路时，使用诸如铝之类的低电阻金属材料形成通道间公共连接线5，并考虑布线配置，诸如增加线宽，由此它的电阻值可以充分减小。因此，每个通道的连接点5k到5k+3通过通道间公共连接线5以低阻连接，这样，这些连接点5k到5k+3的电位被调节到基本上相同的电平。
另外，电路100配备有电流阻挡装置，用于阻止多个通道k到k+3中输入开关晶体管13k到13k+3处于切断状态的通道的电流源晶体管11k到11k+3的输出电流流入通道间公共连接线5。
在本例中，使用电流阻挡开关晶体管12k到12k+3作为电流阻挡装置，它们被放置在每个通道的电流源晶体管11k到11k+3与每个通道的输入开关晶体管13k到13k+3之间。
开关控制信号14k到14k+3并行地提供给每个通道的输入开关晶体管13k到13k+3的各自栅极端和电流阻挡开关晶体管12k到12k+3的各自栅极端。因此，每个通道的输入开关晶体管13k到13k+3和每个通道的电流阻挡开关晶体管12k到12k+3以互锁方式协同工作。
因此，当输入开关晶体管13k到13k+3处于接通(导通)状态时，电流阻挡开关晶体管12k到12k+3也处于接通状态，这样，保证电流源晶体管11k到11k+3与通道间公共连接线5之间的导通。同时，当输入开关晶体管13k到13k+3处于切断(非导通)状态时，电流阻挡开关晶体管12k到12k+3也处于切断状态，因此，阻止电流源晶体管11k到11k+3的输出电流流入通道间公共连接线5。
由于电流阻挡装置的上述的操作，其中出现电流从电流源流入通道间公共连接线的通道的数目总是等于其中出现电流经由开关晶体管流到负载的通道的数目。因此，不管输入开关晶体管13k到13k+3处于接通状态的通道的数目的改变，从每个通道流出到负载的电流的值(通道间平均电流值)总是保持基本恒定。
现在参照图2到5详细描述这个电路100的操作。这里假设构成电流源阵列11的每个通道的电流源晶体管11k到11k+3的设定电流值分别是I11k到I11k+3；流入构成开关阵列13的每个通道的开关晶体管13k到13k+3的负载电流的值分别是I13k到I13k+3。还假设每个通道的电流源晶体管11k到11k+3的设定电流值I11k到I11k+3由于半导体制造工艺等原因造成的在电流源晶体管11k到11k+3之间的特性(例如，阈值、迁移率等)差异，不是完全相同的。
在这种情形下，假设具有相同波形的开关控制信号14k到14k+3如图2所示被输送到四个通道k到k+3的输入开关晶体管13k到13k+3。这些开关控制信号14k到14k+3具有相同的接通周期(开关控制信号14k到14k+3的周期“L”)，如图2所示。
然后，当时间t1到达时，在各个通道k到k+3中的电流阻挡开关晶体管12k到12k+3和输入开关晶体管13k到13k+3同时接通，这样，具有给定值I13k到I13k+3的负载电流流入每个通道的输入开关晶体管13k到13k+3。
在这种情形下，在以上参照图27和28描述的传统技术的情形下，不存在作为本发明的要点的通道间公共连接线5，这样，流入每个通道的输入开关晶体管13k到13k+3的负载电流值I13k到I13k+3依赖于每个通道的电流源晶体管11k到11k+3的设定电流值I11k到I11k+3。因此，当在通道之间电流值I11k到I11k+3有差异时，通道之间的负载电流值I13k到I13k+3也就不同。
相反，在本发明的电路100中，包括了具有充分减小的电阻值的通道间公共连接线5，这样，四个通道的各自电流源晶体管11k到11k+3的两端被短路。更具体地，电流源晶体管11k到11k+3的源极端经由正端电源线1被短路，它们的漏极端经由电流阻挡晶体管12k到12k+3和通道间公共连接线5被短路。
所以，这四个电流源晶体管11k到11k+3的可被视为等效于一个大的电流源晶体管，这个大电流源晶体管的设定电流值等于设定电流值I11k到I11k+3的和。
这里，假设构成负载阵列40的每个通道的负载40k到40k+3的特征值(例如，电容值)是一致的，于是电流以均一的方式从上述的一个虚构电源分流到每个通道的各自负载40k到40k+3。因此，如以下的公式(1)和(2)表示的，每个通道的负载电流值I13k到I13k+3被均一化为四个电流源晶体管11k到11k+3的设定电流值I11k到I11k+3的平均电流值Ia。
I13k＝I13k+1＝I13k+2＝I13k+3＝Ia...(1)Ia＝{(I11k)+(I11k+1)+(I11k+2)+(I11k+3)}/4...(2)即，即使在通道之间四个电流源晶体管11k到11k+3的设定电流值I11k到I11k+3有差别，每个通道的负载电流值I13k到I13k+3仍保持等于平均电流值1a的均一值。
因此，如图2所示，如果所有通道的输入开关晶体管13k到13k+3的接通周期(开关控制信号14k到14k+3的周期“L”)是相同的，即使每个通道的电流源晶体管11k到11k+3的设定电流值I11k到I11k+3有差别，每个通道的输出端OUTk到OUTk+3的电压(即，充电电压)值Vk到Vk+3以线性方式上升，而同时呈现相同的斜率，然后在时间t2，所有的数值都到达相同的数值。
另外，如图3所示，即使所有通道的输入开关晶体管13k到13k+3的接通周期(开关控制信号14k到14k+3的周期“L”)互不相同，因为同样的理由，每个通道的输出端OUTk到OUTk+3的电压(即，充电电压)值Vk到Vk+3以线性方式上升，同时呈现相同的斜率。因此在时间t2，输出端OUTk和OUTk+2的电位Vk和Vk+2达到预想值；在时间t3，输出端OUTk+3的电位Vk+3达到预想值；在时间t4，输出端OUTk+1的电位Vk+1达到预想值。
在这种情形下，在从t1到t2的时间段内，处于接通状态的四个通道的负载电流的数值I13k到I13k+3被表示为如下。
I13k＝I13k+1＝I13k+2＝I13k+3＝Ia1Ia1＝{(I11k)+(I11k+1)+(I11k+2)+(I11k+3)}/4另外，在从t2到t3的时间段内，处于接通状态的两个通道的负载电流的数值I13k+1和I13k+3被表示为如下。
I13k+1＝I13k+3＝Ia2Ia2＝{(I11k+1)+(I11k+3)}/2另外，在从t3到t4的时间段内，处于接通状态的一个通道的负载电流的数值I13k+1被表示为如下。
I13k+1＝I11k+1这样，根据本发明电路100，即使每个通道的电流源晶体管11k到11k+3的设定电流值I11k到I11k+3有差别，每个通道的输出端OUTk到OUTk+3的电位上升，同时呈现具有给定斜率的相同线，因此，每个通道的负载40k到40k+3可以在一致的条件下被驱动。即，如果输入开关晶体管13k到13k+3的接通周期(开关控制信号14k到14k+3的周期“L”)根据给定的法则被操控，即使不考虑电流源晶体管11k到11k+3的差异，也可以根据预想的操作模式精确地控制每个通道的负载40k到40k+3。
现在描述本发明的电路100的电压平均化操作。如上所述，即使每个通道的电流源晶体管11k到11k+3的设定电流值I11k到I11k+3有差别，当构成负载阵列40的每个通道的负载40k到40k+3具有一致的数值(电容值)时，只要输入开关晶体管13k到13k+3的接通周期(开关控制信号14k到14k+3的周期“L”)是相同的，那么每个通道的输出端OUTk到OUTk+3的电压Vk到Vk+3也变为相同的。
另外，在本发明的电路100中，即使不仅每个通道的电流源晶体管11k到11k+3的设定电流值I11k到I11k+3有差别，而且构成负载阵列40的每个通道的负载40k到40k+3也有差别时，只要输入开关晶体管13k到13k+3的接通周期(开关控制信号14k到14k+3的周期“L”)是相同的，那么每个通道的输出端OUTk到OUTk+3的电压Vk到Vk+3呈现基本相同的数值(电压平均化操作)。
用于验证描述本发明的多通道驱动电路的电压平均化操作的电路的图显示于图4；用于说明电压平均化操作的图显示于图5。这里，如图4所示，假设在相邻的通道中，通道k的负载40k的电容值是125pF，通道k+1的负载40k+1的电容值是100pF，通道k的电流源晶体管11k的设定电流值I11k与通道k+1的电流源晶体管11k+1的设定电流值I11k+1之间存在以下关系(I11k≤I11k+1)。
在这种情形下，如果开关SW1处于切断状态(对应于传统技术)，则通道k的输出端OUTk和通道k+1的输出端OUTk+1是完全隔离/分开的。因此，即使接通周期(从时间t1到时间t2的周期)是相同的，由于存在关系(I11k≤I11k+1)，所以在输出端OUTk与输出端OUTk+1之间出现大的电位差，如图5所示。
相反，如果开关SW1处于接通状态(对应于本发明的技术)，则经由开关晶体管13k到13k+3和通道间公共连接线5实现通道k的输出端OUTk和通道k+1的输出端OUTk+1之间的导通。因此，如果接通周期(从时间t1到时间t2的周期)是相同的，即使存在关系(I11k≤I11k+1)，也会经由通道间公共连接线5调节两个通道之间的电流流动，引发电压平均化操作。结果，如图5所示，在输出端OUTk与输出端OUTk+1之间的电位差大大地减小，因此两个输出端OUTk与OUTk+1具有基本相同的电压。
本发明的多通道驱动电路的第二实施例(负驱动型)被显示于图6。参照图1，标号1表示连至正端电源VDD的正端电源线；2表示连至负端电源VSS的负端电源线；4表示连至负端偏压电源VBL的负端偏压线；6表示作为本发明的要点的通道间公共连接线；10k到10k+3表示每个通道k到k+3的单元电路；21k到21k+3表示每个通道k到k+3的电流源晶体管；22k到22k+3表示作为本发明的要点的、每个通道k到k+3的电流阻挡开关晶体管；23k到23k+3表示用于接通/切断对负载的电功率供应的、每个通道k到k+3的开关晶体管；24k到24k+3表示每个通道k到k+3的开关控制信号；21表示包括一系列电流源晶体管21k到21k+3的电流源阵列；23表示包括一系列开关晶体管23k到23k+3的开关阵列；30表示偏压电源电路；40表示包括一系列负载40k到40k+3的负载阵列；OUTk到OUTk+3表示每个通道k到k+3的输出端；以及100表示多通道驱动电路。
在图示的例子中，使用n沟道型MOSFET作为每个通道的电流源晶体管21k到21k+3，每个晶体管将它们的源极端和栅极端分别连接到负端电源线2和负端偏压线4。
使用n沟道型MOSFET作为每个通道的输入开关晶体管23k到23k+3，每个晶体管将它们的漏极端和源极端分别连接到输出端OUTk到OUTk+3和电流阻挡开关晶体管22k到22k+3的漏极端，它们的栅极端则输入开关控制信号24k到24k+3。
使用n沟道型MOSFET作为每个通道的电流阻挡开关晶体管22k到22k+3，每个晶体管将它们的源极端和漏极端分别连接到电流源晶体管21k到21k+3的漏极端和输入开关晶体管23k到23k+3的源极端，它们的栅极端则输入开关控制信号24k到24k+3。
正如从图6看到的，多通道驱动电路100包括电流源阵列21和输入开关阵列23，其中电流源阵列21包括分别对应于多个通道k到k+3的多个电流源晶体管21k到21k+3；输入开关阵列23包括分别对应于多个通道k到k+3的多个输入开关晶体管23k到23k+3。
基本操作如下。即，由构成电流源阵列21的每个通道的各自电流源晶体管21k到21k+3经由构成输入开关阵列23的每个通道的各自输入开关晶体管23k到23k+3向构成负载阵列40的每个通道的各自负载40k到40k+3输送电功率。在这种情形下，开关晶体管23k到23k+3的接通/切断操作由每个通道的开关控制信号24k到24k+3控制。
构建用于连接构成电流源阵列的每个通道的各自电流源晶体管21k到21k+3与构成输入开关阵列23的每个通道的各自输入开关晶体管23k到23k+3的各个电流路径，以便经由作为本发明的要点的通道间公共连接线6实现它们之间的导通。
参照图6，标号6k到6k+3表示在每个通道k到k+3的上述电流路径与通道间公共连接线6之间的连接点。当这个电路100被构建为半导体集成电路时，使用诸如铝之类的低电阻金属材料形成通道间公共连接线6，并考虑布线配置，诸如增加线宽，由此它的电阻值可以充分减小。因此，每个通道的连接点6k到6k+3通过通道间公共连接线6以低阻连接，这样，这些连接点6k到6k+3的电位被调节到基本相同的电平。
另外，电路100配备有电流阻挡装置，用于阻止多个通道中输入开关晶体管23k到23k+3处于切断状态的通道的电流源晶体管21k到21k+3的输出电流流入通道间公共连接线5。
在本例中，使用电流阻挡开关晶体管22k到22k+3作为电流阻挡装置，它们被放置在每个通道的电流源晶体管21k到21k+3与每个通道的输入开关晶体管23k到23k+3之间。
开关控制信号24k到24k+3并行地输送到每个通道的输入开关晶体管23k到23k+3的各自栅极端和电流阻挡开关晶体管22k到22k+3的各自栅极端。因此，每个通道的输入开关晶体管23k到23k+3和每个通道的电流阻挡开关晶体管22k到22k+3以互锁方式协同工作。
因此，当输入开关晶体管23k到23k+3处于接通(导通)状态时，电流阻挡开关晶体管22k到22k+3也处于接通状态，这样，保证电流源晶体管21k到21k+3与通道间公共连接线6之间的导通。同时，当输入开关晶体管23k到23k+3处于切断(非导通)状态时，电流阻挡开关晶体管22k到22k+3也处于切断状态，因此，阻止电流源晶体管21k到21k+3的输出电流流入通道间公共连接线6。
由于电流阻挡装置的上述操作，其中出现电流从电流源流入通道间公共连接线的通道的数目总是等于其中出现电流经由开关晶体管流到负载的通道的数目。因此，不管其中输入开关晶体管处于接通状态的通道的数目如何改变，从每个通道流出到负载中的电流的值(通道间平均电流值)总是保持基本恒定。
除了晶体管的沟道类型不同以外，上述的本发明电路的第二实施例的操作和效果基本上与以上参照图1到5描述的本发明的第一实施例相同，因此省略对它的重复说明。
本发明的多通道驱动电路的第三实施例(双极驱动型)被显示于图7。参照图7，标号1表示连至正端电源VDD的正端电源线；2表示连至负端电源VSS的负端电源线；3表示连至正端偏压电源VBH的正端偏压线；4表示连至负端偏压电源VBL的负端偏压线；5a表示作为本发明要点的正端通道间公共连接线；6a表示作为本发明要点的负端通道间公共连接线；10k到10k+3表示每个通道k到k+3的单元电路。
另外，标号11k到11k+3表示每个通道k到k+3的正端电流源晶体管；12k到12k+3表示作为本发明要点的、每个通道k到k+3的正端电流阻挡开关晶体管；13k到13k+3表示用于接通/切断对负载的电功率供应的、每个通道k到k+3的正端开关晶体管；14k到14k+3表示每个通道k到k+3的正端开关控制信号；11a表示包括一系列正端电流源晶体管11k到11k+3的正端电流源阵列；13a表示包括一系列正端开关晶体管13k到13k+3的正端开关阵列。
另外，标号21k到21k+3表示每个通道k到k+3的负端电流源晶体管；22k到22k+3表示作为本发明要点的、每个通道k到k+3的负端电流阻挡开关晶体管；23k到23k+3表示用于接通/切断对负载的电功率供应的、每个通道k到k+3的负端开关晶体管；24k到24k+3表示每个通道k到k+3的负端开关控制信号；21a表示包括一系列负端电流源晶体管21k到21k+3的负端电流源阵列；23a表示包括一系列负端开关晶体管23k到23k+3的负端开关阵列。
另外，标号30表示偏压电源电路；40表示包括一系列负载40k到40k+3的负载阵列；OUTk到OUTk+3表示每个通道k到k+3的输出端；100表示多通道驱动电路。
在图示的例子中，使用p沟道型MOSFET作为每个通道的正端电流源晶体管11k到11k+3，每个晶体管将它们的源极端和栅极端分别连接到正端电源线1和正端偏压线3。
使用p沟道型MOSFET作为每个通道的正端输入开关晶体管13k到13k+3，每个晶体管使其漏极端和源极端分别连接到输出端OUTk到OUTk+3和电流阻挡正端开关晶体管12k到12k+3的漏极端，并且它们的栅极端被输入开关控制信号14k到14k+3。
使用p沟道型MOSFET作为每个通道的电流阻挡正端开关晶体管12k到12k+3，每个晶体管使其源极端和漏极端分别连接到电流源晶体管11k到11k+3的漏极端和输入开关晶体管13k到13k+3的源极端，并且它们的栅极端被输入正端开关控制信号14k到14k+3。
使用n沟道型MOSFET作为每个通道的负端电流源晶体管21k到21k+3，每个晶体管将它们的源极端和栅极端分别连接到负端电源线2和负端偏压线4。
使用n沟道型MOSFET作为每个通道的负端输入开关晶体管23k到23k+3，每个晶体管将它们的漏极端和源极端分别连接到输出端OUTk到OUTk+3和负端电流阻挡开关晶体管22k到22k+3的漏极端，并且它们的栅极端被输入开关控制信号24k到24k+3。
使用n沟道型MOSFET作为每个通道的电流阻挡负端开关晶体管22k到22k+3，每个把它们的源极端和漏极端分别连接到负端电流源晶体管21k到21k+3的漏极端和输入开关晶体管23k到23k+3的源极端，并且它们的栅极端被输入负端开关控制信号24k到24k+3。
如从图7看到的，多通道驱动电路100包括作为电流源阵列的正端电流源阵列11a，包括分别对应于多个通道k到k+3的多个正端电流源晶体管11k到11k+3，以及负端电流源阵列21a，包括分别对应于多个通道的多个负端电流源晶体管21k到21k+3。
输入开关阵列包括正端输入开关阵列13a，包括分别对应于多个通道的多个正端输入开关晶体管13k到13k+3；以及负端输入开关阵列23a，包括分别对应于多个通道的多个负端输入开关晶体管23k到23k+3。
由构成正端电流源阵列11a的每个通道的各自正端电流源晶体管11k到11k+3经由构成正端输入开关阵列13a的每个通道的各自正端输入开关晶体管13k到13k+3向构成负载阵列40的每个通道的各自负载40k到40k+3输送正端电功率；由构成负端电流源阵列21a的每个通道的各自负端电流源晶体管21k到21k+3经由构成负端输入开关阵列23a的每个通道的各自负端输入开关晶体管23k到23k+3向构成负载阵列40的每个通道的各自负载40k到40k+3输送负端电功率。
通道间公共连接线包括正端通道间公共连接线5a，在用于连接构成正端电流源阵列11a的每个通道的各自正端电流源晶体管11k到11k+3与构成正端输入开关阵列13a的每个通道的各自正端输入开关晶体管13k到13k+3的每个通道的电流路径之间实现导通；负端通道间公共连接线6a，在用于连接构成负端电流源阵列21a的每个通道的各自负端电流源晶体管21k到21k+3与构成负端输入开关阵列23a的每个通道的各自负端输入开关晶体管23k到23k+3的每个通道的电流路径之间实现导通。
参照图7，标号5ak到5ak+3分别表示正端通道间公共连接线5a与每个通道的电流路径之间的连接点；标号6ak到6ak+3分别表示负端通道间公共连接线6a与每个通道的电流路径之间的连接点。
电流阻挡装置包括正端电流阻挡装置，用于阻止多个通道中正端输入开关晶体管13k到13k+3处于切断状态的通道的正端电流源晶体管11k到11k+3的输出电流流入正端通道间公共连接线5a；以及负端电流阻挡装置，用于阻止多个通道中负端输入开关晶体管24k到24k+3处于切断状态的通道的负端电流源晶体管21k到21k+3的输出电流流入负端通道间公共连接线。
在本例中，使用正端电流阻挡开关晶体管12k到12k+3作为正端电流阻挡装置，它们被放置在每个通道的正端电流源晶体管11k到11k+3与每个通道的正端输入开关晶体管13k到13k+3之间；使用负端电流阻挡开关晶体管22k到22k+3作为负端电流阻挡装置，它们被放置在每个通道的负端电流源晶体管21k到21k+3与每个通道的负端输入开关晶体管23k到23k+3之间。
正端开关控制信号14k到14k+3被并行输送到每个通道的正端输入开关晶体管13k到13k+3的各自栅极端和电流阻挡开关晶体管12k到12k+3的各自栅极端。因此，每个通道的正端输入开关晶体管13k到13k+3和每个通道的正端电流阻挡开关晶体管12k到12k+3以互锁方式协同工作。
因此，当正端输入开关晶体管13k到13k+3处于接通(导通)状态时，正端电流阻挡开关晶体管12k到12k+3也处于接通状态，这样，保证正端电流源晶体管11k到11k+3与通道间公共连接线5a之间的导通。同时，当正端输入开关晶体管13k到13k+3处于切断(非导通)状态时，正端电流阻挡开关晶体管12k到12k+3也处于切断状态，因此，阻止正端电流源晶体管11k到11k+3的输出电流流入通道间公共连接线5a。
负端开关控制信号24k到24k+3并行地输送到每个通道的负端输入开关晶体管23k到23k+3的各自栅极端和负端电流阻挡开关晶体管22k到22k+3的各自栅极端。因此，每个通道的负端输入开关晶体管23k到23k+3和每个通道的负端电流阻挡开关晶体管22k到22k+3以互锁方式协同工作。
因此，当负端输入开关晶体管23k到23k+3处于接通(导通)状态时，负端电流阻挡开关晶体管22k到22k+3也处于接通状态，这样，保证负端电流源晶体管21k到21k+3与通道间公共连接线6a之间的导通。同时，当负端输入开关晶体管23k到23k+3处于切断(非导通)状态时，负端电流阻挡开关晶体管22k到22k+3也处于切断状态，因此，阻止负端电流源晶体管21k到21k+3的输出电流流入通道间公共连接线6a。
由于电流阻挡装置的上述操作，其中出现电流从电流源流入通道间公共连接线的通道的数目总是等于其中出现电流经由开关晶体管流到负载中的通道的数目。因此，不管其中输入开关晶体管处于接通状态的通道的数目如何改变，从每个通道流出到负载中的电流的值(通道间平均电流值)总是保持基本恒定。
除了是双极驱动类型以外，上述的本发明的电路的第三实施例的操作和效果基本上与以上参照图1到5描述的本发明的第一实施例相同，因此省略对它的重复说明。
本发明的多通道驱动电路的第四实施例(双极性驱动型的变例)被显示于图8。在图8上，与图7所示的第三实施例的组成部件具有相同配置的部件被指定相同的标号，并且省略对它们的说明。
第四实施例的特征在于当输入开关处于切断状态时，正端和负端电流阻挡装置被配置成禁用电流源。更具体地，在本例中，正端开关晶体管15k到15k+3被连接在每个通道的正端电流源晶体管11k到11k+3与正端偏压电源线3之间。同样地，正端开关晶体管16k到16k+3被连接在每个通道的正端电流源晶体管11k到11k+3与正端电源线1之间。
每个通道的正端开关控制信号14k到14k+3被直接连接到正端开关晶体管15k到15k+3的栅极端；每个通道的正端开关控制信号14k到14k+3在被倒相器17k到17k+3倒相后被连接到正端开关晶体管16k到16k+3的栅极端。
因此，在正端开关控制信号14k到14k+3表示“L”状态的接通周期内，正端输入开关晶体管13k到13k+3和正端偏压开关晶体管15k到15k+3都处于接通状态，正端截止开关晶体管16k到16k+3处于切断状态，因而正常进行对负载的正端电功率供应。
相反，在正端开关控制信号14k到14k+3表示“H”状态的切断周期内，正端输入开关晶体管13k到13k+3和正端偏压开关晶体管15k到15k+3都处于切断状态，而正端截止开关晶体管16k到16k+3处于接通状态，因此正端电流源晶体管11k到11k+3改变到截止状态，即，被禁用，由此阻止电流从正端电流源晶体管11k到11k+3流入正端通道间公共连接线5a。
类似地，负端开关晶体管25k到25k+3被连接在每个通道的负端电流源晶体管21k到21k+3与负端偏压电源线4之间。类似地，负端开关晶体管26k到26k+3被连接在每个通道的负端电流源晶体管21k到21k+3与负端电源线2之间。
每个通道的负端开关控制信号24k到24k+3被直接连接到负端开关晶体管25k到25k+3的栅极端；每个通道的负端开关控制信号24k到24k+3在被倒相器27k到27k+3倒相后被连接到负端开关晶体管26k到26k+3的栅极端。
因此，在负端开关控制信号24k到24k+3表示“H”状态的接通周期内，负端输入开关晶体管23k到23k+3和负端偏压开关晶体管25k到25k+3都处于接通状态，负端截止开关晶体管26k到26k+3处于切断状态，因而正常进行对负载的负端电功率供应。
相反，在其中负端开关控制信号24k到24k+3表示“L”状态的切断周期内，负端输入开关晶体管23k到23k+3和负端偏压开关晶体管25k到25k+3都处于切断状态，而负端截止开关晶体管26k到26k+3处于接通状态，因此负端电流源晶体管21k到21k+3改变到截止状态，即，被禁用，由此阻止电流从负端电流源晶体管21k到21k+3流入负端通道间公共连接线6a。
本发明的多通道驱动电路的第五实施例(正驱动型的变体)被显示于图9。在图9上，与图1所示的第一实施例的组成部件具有相同配置的部件被指定相同的标号，并且省略对它们的说明。
第五实施例的特征在于当输入开关处于切断状态时，使得流过电流源的电流绕过输入开关而被放电。
更具体地，如图9所示，电流放电开关晶体管18k到18k+3和伪负载电流源晶体管19k到19k+3在每个通道中被串联连接在通道间公共连接线5与负端电源线2之间。这些晶体管18k到18k+3和19k到19k+3每个由n沟道型MOSFET组成。每个通道的开关控制信号14k到14k+3被输送到电流放电开关晶体管18k到18k+3的栅极端。
因此，在开关控制信号表示“L”状态的接通周期内，每个通道的输入开关晶体管13k到13k+3处于接通状态，而电流放电开关晶体管18k到18k+3处于切断状态，由此对负载的电功率供应正常进行。
相反，在开关控制信号14k到14k+3表示“H”状态的切断周期内，每个通道的输入开关晶体管13k到13k+3处于切断状态，而电流放电开关晶体管18k到18k+3处于接通状态，因此，来自每个通道的电流源晶体管11k到11k+3的电流经由用作伪负载的电流源晶体管19k到19k+3被放电到负端电源线2。
电流源晶体管19k到19k+3的设定电流值被设置为基本上等于初始源晶体管11k到11k+3的设定电流值。另外，在每个通道中电流放电开关晶体管18k到18k+3与用作伪负载的电流源晶体管19k到19k+3之间的连接点经由另一条通道间公共连接线7连接。
因此，在开关控制信号14k到14k+3表示“H”状态的切断周期内，数值等于电流源晶体管11k到11k+3的设定电流值的电流绕过输入开关晶体管13k到13k+3，然后被放电到负端电源线2。结果，实际上发生从电流源晶体管11k到11k+3到通道间公共连接线的流动；然而，由于电流放电发生在通道自身中，所以即使在有的通道中有电功率输送到负载，该电流值仍保持为恒定值。
本发明的多通道驱动电路的第六实施例(双极性驱动型的变体)被显示于图10。在图10上，与参考图7所描述的第三实施例的组成部件具有相同配置的部件被指定相同的标号，并且省略对它们的说明。
这个第六实施例的特征在于使用设定电流值随时间逐步改变的调制型电流源作为正端电流源和负端电流源。
更具体地，如图10所示，构成正端电流源阵列17的每个通道的正端调制型电流源(17k，17k+1)每个由以下部件组成具有不同加权值的多个(在本例中，三个)单位电流功率源(171k，171k+1)，(172k，172k+1)，(173k，173k+1)；以及设在单位电流功率源的各个输出路径上的单位开关(174k，174k+1)、(175k，175k+1)、(176k，176k+1)。经由单位开关选择的单位电流功率源的输出电流相加，生成所需的设定电流值。
与正端中的每个通道的单位开关(174k，174k+1)、(175k，175k+1)、(176k，176k+1)的栅极端相连的是NAND门(177k，177k+1)、(178k，178k+1)、(179k，179k+1)。正端开关控制信号(14k，14k+1)被输送到NAND门的一个输入端；正端加权选择信号BP1、BP2和BP3被输送到另一个输入端。
正如后面描述的，正端调制型电流源(17k，17k+1)被配置成使得当各个单位开关按编程的过程接通/切断时，设定电流值随时间而变，同时基于正端开关控制信号(14k，14k+1)和正端加权选择信号BP1、BP2和BP3呈现某种分布。
类似地，构成负端电流源阵列27的每个通道的负端调制型电流源(27k，27k+1)每个由以下部件组成具有不同加权值的多个(在本例中，三个)单位电流功率源(271k，271k+1)、(272k，272k+1)、(273k，273k+1)；以及设在单位电流功率源的各个输出路径上的单位开关(274k，274k+1)、(275k，275k+1)、(276k，276k+1)。经由单位开关选择的单位电流功率源的输出电流相加，生成所需的设定电流值。
与负端中的每个通道的单位开关(274k，274k+1)、(275k，275k+1)、(276k，276k+1)的栅极端相连的是NOR门(277k，277k+1)、(278k，278k+1)、(279k，279k+1)。负端开关控制信号(24k，24k+1)被输送到NOR门的一个输入端；负端加权选择信号BN1、BN2和BN3被输送到另一个输入端。
正如后面描述的，负端调制型电流源(27k，27k+1)被配置成使得当各个单位开关按编程的过程接通/切断时，设定电流值随时间变化，同时基于负端开关控制信号(24k，24k+1)和负端加权选择信号BN1、BN2和BN3呈现某种分布。
根据第六实施例，每个通道的正端调制型电流源(17k，17k+1)经由作为本发明要点的通道间公共连接线5a连接；另外，每个通道的负端调制型电流源(27k，27k+1)经由作为本发明要点的通道间公共连接线6a连接。因此，保证在通道间一致的条件下的负载双极驱动。
参照图10，标号70k、70k+1表示预充电模拟开关。这些预充电模拟开关(70k，70k+1)由一对开关控制信号(71k，71k+1)、(72k，72k+1)接通/切断。这些预充电模拟开关(70k，70k+1)被连接在接至预充电电源Vx的预充电电源线8与每个通道的输出端(OUTk，OUTk+1)之间。因此，当模拟开关(70k，70k+1)接通时，每个通道的输出端(OUTk，OUTk+1)立即被预充电到预充电电压Vx。
模拟开关(70k，70k+1)仅仅在紧邻正端充电操作开始之前和紧邻负端充电操作开始之前的很短时间内接通。因此，每个通道的输出端(OUTk，OUTk+1)的电位紧邻在正端充电开始之前以及紧邻在负端充电开始之前被预置为预定的预充电电压Vx，因此，在正端和负端以相同的电压开始充电。预充电模拟开关(70k，70k+1)也可以在上述的第三实施例和第四实施例中使用。
此外，图10所示的电路100被设计成被用于液晶显示板的水平像素行；具体地，正端和负端调制型电流源(17k，17k+1)、(27k，27k+1)起到执行Γ曲线校正的作用。
施加的电压、色调DATA和电流源输出(调制型电流源输出)之间的关系被显示于图12中。在本例中，如图12(a)所示，Γ曲线被划分成多个色调段，其中考虑斜率基本上相同的事实；每个色调段的各自Γ曲线近似于斜率(斜率1到7)基本等于各自Γ曲线的斜率的多个直线。另外，如图12(d)所示，调制型电流源的输出电流随时间逐步变化，这样，可以在输出端OUTk和OUTk+1得到对应于每个色调段的近似直线的充电电压线。可以由上述的正端加权选择信号BP1、BP2和BP3与负端加权选择信号BN1、BN2和BN3实现用于生成这样的电流源输出波形的控制。
如图12(c)所示，每个通道的正端和负端输入开关晶体管(13k，13k+1)、(23k，23k+1)仅仅在对应于给定色调数据(DATA)的时间段内才接通。因此，Γ曲线被校正的驱动电压被输送到液晶显示板的水平像素行的每个通道。
根据本发明的多通道驱动电路的第六实施例的外围电路被显示于图11的框图中。参照图11，标号201表示10比特数据锁存器；202表示10比特计数器；203表示10比特比较器；204表示电平转换电路；205表示存储器；206表示改变点比较器；207表示液晶显示板。
下面简要描述这个电路的工作。由10比特比较器2031把被输入到10比特数据锁存器2011的色调数据与由10比特计数器202计数的1024的时间数据进行比较。10比特比较器2031继续经由电平转换电路2041输出连续信号到驱动电路171、271，直至两个数据互相一致为止。电平转换电路2041用作在10比特比较器2031与驱动电路171、271之间的接口，并且执行电压电平转换(IN_A和IN_B表示用于控制驱动电路的极性选择的信号)。同时，有关哪个电流将在0到1023的时间段中的一个给定时间段内流动以便对液晶显示板207的Γ特性进行调整的信息被初步存储在存储器205中(例如，参照图10，使得单位电流源173k和单位电流源172k的相加电流在计数器202的数据00到04内流动，并使得仅仅单位电流源171k在计数器202的数据05到10内流动)。改变点比较器206根据10比特计数器202的计数数据从存储器205读出电流值数据，并且发送读出的电流值数据(BP1到3，BN1到3)到驱动电路171、271，由此完成调制型电流源输出。
在图13中图示了整个电路由多个IC芯片构成的示例性配置。在本例中，用作显示板的源驱动器电路的整个多通道驱动电路由多个IC芯片构成；这里仅仅示出多个IC芯片的三个IC芯片101k-1，101k，101k+1。
由诸如铝之类的低阻金属物质形成的通道间公共连接线5被设置在每个IC芯片101k-1，101k，101k+1的内部。每个通道间公共连接线5的右端被抽出到右端焊盘PDR；每个通道间公共连接线5的左端被抽出到左端焊盘PDL。
经由适当的连接导体50，在IC芯片101k的左端焊盘PDL和与IC芯片101k的左侧相邻的IC芯片101k-1的右端焊盘PDR之间实现导通；经由适当的连接导体50，在IC芯片101k的右端焊盘PDR和与IC芯片101k的右侧相邻的IC芯片101k+1的左端焊盘PDL之间实现导通。
因此，在一系列相邻的IC芯片中的通道间公共连接线5互相连接。因此，不仅针对通道之间的差异而且也针对芯片之间的差异实现本发明的操作和效果。
本发明的多通道驱动电路的第七实施例(双极驱动型的变体)被显示于图14。在图14上，与以上参照图10描述的第六实施例的组成部件具有相同配置的部件被指定相同的标号，并且省略对它们的说明。
这个第七实施例的特征在于正端和负端调制型电流源被形成为对于每个彩色RGB具有不同的特性，同时，为正端和负端的每一个设置对于每个彩色RGB实现这些调制型电流源之间的连接的三条通道间公共连接线。
更具体地，在成对的正负调制型电流源(17k，27k)到(17k+5，27k+5)当中，对(17k，27k)到(17k+3，27k+3)被用于R(红色)，对(17k+1，27k+1)到(17k+4，27k+4)被用于G(绿色)，以及这些对(17k+2，27k+2)到(17k+5，27k+5)被用于B(蓝色)。
经由用于R(红色)的正端通道间公共连接线5R实现用于R(红色)的正端调制型电流源(17k，17k+3...)之间的公共连接；经由用于G(绿色)的正端通道间公共连接线5G实现用于G(绿色)的正端调制型电流源(17k+1，17k+4...)之间的公共连接；经由用于B(蓝色)的正端通道间公共连接线5B实现用于B(蓝色)的正端调制型电流源(17k+2，17k+5...)之间的公共连接。
另外，经由用于R(红色)的负端通道间公共连接线6R实现用于R(红色)的负端调制型电流源(27k，27k+3...)之间的公共连接；经由用于G(绿色)的负端通道间公共连接线6G实现用于G(绿色)的负端调制型电流源(27k+1，27k+4...)之间的公共连接；经由用于B(蓝色)的负端通道间公共连接线6B实现用于B(蓝色)的负端调制型电流源(27k+2，27k+5...)之间的公共连接。
这里，如图15所示，用于R(红色)的调制型电流源、用于G(绿色)的调制型电流源和用于B(蓝色)的调制型电流源被形成为分别对应于不同特性的Γ校正曲线。
因此，根据第七实施例，除了可以对于每个彩色RGB进行Γ校正以外，消除了专用于红色的通道之间的差异、专用于绿色的通道之间的差异以及专用于蓝色的通道之间的差异，因此，可以实施一致的驱动模式。
在这种情形下，当整个电路100由多个芯片构成时，如图16所示，可以经由适当的连接导体(511，512，513，521，522，523)实现分别与被安排在相邻的IC芯片101k、101k+1的相应端处的连接线(5R，5G，5B)、(6R，6G，6B)相对应的终端焊盘线(PDR11，PDR12，PDR13，PDR21，PDR22，PDR23)、(PDL11，PDL12，PDL13，PDL21，PDL22，PDL23)之间的导通。
芯片之间的连接端的布局显示于图17和18中。图17显示了封装是TCP(带式载体封装)或COF(膜上载芯片)的情形；图18显示了封装是塑料或陶瓷的情形。
参照图17和18，标号101表示LSI芯片；102表示封装；Tp表示用于把正端通道间公共连接线引出到外面的外部端子；Tn表示用于把负端通道间公共连接线引出到外面的外部端子；50p表示用于实现相邻封装的端子Tp之间的导通的连接导体；50n表示用于实现相邻封装的端子Tn之间的导通的连接导体。
根据这样的配置，当暴露在封装102的外面的外部端子Tp、Tn通过使用适当的连接导体相接时，被设置在封装102中的多通道驱动电路(在本例中是双极驱动型)的正端和负端通道间公共连接线被串联连接，由此可以使得所连接的通道间公共连接线具有相同的电位。因此，当多个IC芯片串联连接以构建多通道驱动电路时，方便了通道间公共连接线之间的连线。
最后，参照图19到21描述根据本发明的多通道驱动电路100的几个示例性应用。
在图19上，显示了本发明的多通道驱动电路的第一实施例被应用于有机EL板的例子。在图19上，对于由一系列有机EL像素{(40 1k)，(40 1k+1)，(40 1k+2)，(40 1k+3)}，{(40 2k)，(40 2k+1)，(40 2k+2)，(40 2k+3)}组成的行，由设在扫描驱动器60中的开关所选择的行对应于在本发明中提到的负载阵列。
在图20中显示了第三实施例的本发明的多通道驱动电路应用于TFT液晶板。在图20上，标号2C表示构成一个像素的液晶单元。应当指出，在图20上，诸如预充电模拟开关那样的预充电电路被省略，以便节省空间。在本例中，由一系列水平液晶像素组成的行可以被双极驱动。
在图21中显示了第五实施例的本发明的多通道驱动电路应用于有机EL板。在图21上，标号40k，40k+1表示对应于一个像素的有机EL单元。
在本例中，可以使用调制型电流源作为每个通道的电流源，同时，在构成各个调制型电流源的、设置用于每个加权值的单位电流源(211k，211k+1)、(212k，212k+1)、(213k，213k+1)中，具有相同加权值的单位电流源分别经由通道间公共连接线81、82、83互相连接。
因此，根据这个例子，关于构成各个调制型电流源的、每个加权值的电流源，可以消除通道之间的差异，因此可以实施通道之间的一致驱动模式。
正如从以上实施例的说明中看到的，本发明的特征主要在于包括通道间公共连接线，用于实现在用于连接构成电流源阵列的每个通道的各自电流源与构成输入开关阵列的每个通道的各自输入开关的每个通道的电流路径之间的导通；以及电流阻挡装置，用于阻止多个通道中输入开关处于切断状态的通道的电流源的输出电流流入到通道间公共连接线。
这里，“电流阻挡装置”的功能也可以被理解为允许多个通道中输入开关处于接通状态的通道的电流源的输出电流流入到通道间公共连接线，而阻止多个通道中输入开关处于切断状态的通道的电流源的输出电流流入到通道间公共连接线。
由此，上述的第一实施例(图1)、第二实施例(图6)、第三实施例(图7)、第四实施例(图8)和第六实施例(图10)可以如下地变化。
第一实施例的变体被部分地显示于图22。在图22上，与第一实施例的组成部件具有相同配置的部件被指定相同的标号，并且省略对它们的说明。如图22所示，在这个例子中，用于连接电流源晶体管11k与输入晶体管13k的电流路径与通道间公共连接线5b隔离/分隔开，同时，使得另一个开关晶体管(辅助晶体管)81k处在它们(82k，83k)之间，并使得这个辅助晶体管81k与输入晶体管13k协同工作，从而实施上述的电流阻挡装置。
即，根据这个电路配置，当输入晶体管13k处于接通状态时，辅助晶体管81k也改变到接通状态，因而实现用于连接电流源晶体管11k与输入晶体管13k的电流路径与通道间公共连接线5b之间的导通，这样，该通道的电流源11k的输出电流I11k可以流入通道间公共连接线5b。相反，当输入晶体管13k处于切断状态时，辅助晶体管也改变到切断状态，因此实现用于连接电流源晶体管11k与输入晶体管13k的电流路径与通道间公共连接线5b之间的非导通，这样，该通道的电流源11k的输出电流I11k不能流入通道间公共连接线5b。
第二实施例的变体被部分地显示于图23。在图23上，与第二实施例的组成部件具有相同配置的部件被指定相同的标号，并且省略对它们的说明。如图23所示，在这个例子中，用于连接电流源晶体管21k与输入晶体管23k的电流路径与通道间公共连接线6b隔离/分隔开，同时，使得另一个开关晶体管(辅助晶体管)84k处在它们(85k，86k之间)，并使得这个辅助晶体管84k与输入晶体管23k协同工作，从而实施上述的电流阻挡装置。
即，根据这个电路配置，当输入晶体管23k处于接通状态时，辅助晶体管84k也改变到接通状态，因此实现用于连接电流源晶体管21k与输入晶体管23k的电流路径与通道间公共连接线6b之间的导通，这样，该通道的电流源21k的输出电流121k可以流入通道间公共连接线6b。相反，当输入晶体管23k处于切断状态时，辅助晶体管84k也改变到切断状态，因此实现用于连接电流源晶体管21k与输入晶体管23k的电流路径与通道间公共连接线6b之间的非导通，这样，该通道的电流源21k的输出电流I21k不能流入通道间公共连接线6b。
第三实施例的变体被部分地显示于图24。在图24上，与第三实施例的组成部件具有相同配置的部件被指定相同的标号，并且省略对它们的说明。如图24所示，在这个例子中，上述的电流阻挡装置的正端和负端部分被如下地配置。
即，关于正端，用于连接电流源晶体管11k与输入晶体管13k的电流路径与通道间公共连接线5b隔离/分隔开，同时，使得另一个开关晶体管(辅助晶体管)81k处在它们(82k，83k)之间，并使得这个辅助晶体管81k与输入晶体管13k协同工作，从而实施上述的电流阻挡装置。另外，关于负端，用于连接电流源晶体管21k与输入晶体管23k的电流路径与通道间公共连接线6b隔离/分隔开，同时，使得另一个开关晶体管(辅助晶体管)84k处在它们(85k，86k)之间，并使得这个辅助晶体管84k与输入晶体管23k协同工作，从而实施上述的电流阻挡装置。
即，根据这个电路配置，输入晶体管13k和23k交替地接通/切断。当输入晶体管13k处于接通状态时，辅助晶体管81k也改变到接通状态，因此实现用于连接电流源晶体管11k与输入晶体管13k的电流路径与通道间公共连接线5b之间的导通，这样，该通道的电流源11k的输出电流I11k可以流入通道间公共连接线5b。相反，当输入晶体管13k处于切断状态时，辅助晶体管81k也改变到切断状态，因此实现用于连接电流源晶体管11k与输入晶体管13k的电流路径与通道间公共连接线5b之间的非导通，这样，该通道的电流源11k的输出电流I11k不能流入通道间公共连接线5b。当输入晶体管23k处于接通状态时，辅助晶体管84k也改变到接通状态，因此实现用于连接电流源晶体管21k与输入晶体管23k的电流路径与通道间公共连接线6b之间的导通，这样，该通道的电流源21k的输出电流I21k可以流入通道间公共连接线6b。相反，当输入晶体管23k处于切断状态时，辅助晶体管84k也改变到切断状态，因此实现用于连接电流源晶体管21k与输入晶体管23k的电流路径与通道间公共连接线6b之间的非导通，这样，该通道的电流源21k的输出电流I21k不能流入通道间公共连接线6b。
第四实施例的变体被部分地显示于图25。在图25上，与第四实施例的组成部件具有相同配置的部件被指定相同的标号，并且省略对它们的说明。如图25所示，在这个例子中，上述电流阻挡装置的正端和负端部分被如下地配置。
即，关于正端，用于连接电流源晶体管11k与输入晶体管13k的电流路径与通道间公共连接线5b隔离/分隔开，同时，使得另一个开关晶体管(辅助晶体管)81k处在它们(82k，83k)之间，并使得这个辅助晶体管81k与输入晶体管13k协同工作，从而实施上述的电流阻挡装置。另外，关于负端，用于连接电流源晶体管21k与输入晶体管23k的电流路径与通道间公共连接线6b隔离/分隔开，同时，使得另一个开关晶体管(辅助晶体管)84k处在它们(85k，86k)之间，并使得这个辅助晶体管84k与输入晶体管23k协同工作，从而实施上述的电流阻挡装置。
即，根据这个电路配置，输入晶体管13k和23k交替地接通/切断。当输入晶体管13k处于接通状态时，辅助晶体管81k也改变到接通状态，因此实现用于连接电流源晶体管11k与输入晶体管13k的电流路径与通道间公共连接线5b之间的导通，这样，该通道的电流源11k的输出电流I11k可以流入通道间公共连接线5b。相反，当输入晶体管13k处于切断状态时，辅助晶体管81k也改变到切断状态，因此实现用于连接电流源晶体管11k与输入晶体管13k的电流路径与通道间公共连接线5b之间的非导通，这样，该通道的电流源11k的输出电流I11k不能流入通道间公共连接线5b。当输入晶体管23k处于接通状态时，辅助晶体管84k也改变到接通状态，因此实现用于连接电流源晶体管21k与输入晶体管23k的电流路径与通道间公共连接线6b之间的导通，这样，该通道的电流源21k的输出电流I21k可以流入通道间公共连接线6b。相反，当输入晶体管23k处于切断状态时，辅助晶体管84k也改变到切断状态，因此实现用于连接电流源晶体管21k与输入晶体管23k的电流路径与通道间公共连接线6b之间的非导通，这样，该通道的电流源21k的输出电流I21k不能流入通道间公共连接线6b。
第六实施例的变体被部分地显示于图26。在图26上，与第六实施例的组成部件具有相同配置的部件被指定相同的标号，并且省略对它们的说明。如图26所示，在这个例子中，上述电流阻挡装置的正端和负端部分被如下地配置。
即，关于正端，用于连接电流源晶体管171k、172k、173k与输入晶体管174k、175k、176k的电流路径与通道间公共连接线5b隔离/分隔开，同时，使得另外的开关晶体管(辅助晶体管)170-1k、170-2k、170-3k处在它们之间，并使得这些辅助晶体管170-1k、170-2k、170-3k与输入晶体管174k、175k、176k协同工作，从而实施电流阻挡装置。另外，关于负端，用于连接电流源晶体管271k、272k、273k与输入晶体管274k、275k、276xk的电流路径与通道间公共连接线6b隔离/分隔开，同时，使得另外的开关晶体管(辅助晶体管)270-1k、270-2k、270-3k处在它们之间，并使得这些辅助晶体管270-1k、270-2k、270-3k与输入晶体管274k、275k、276k协同工作，从而实施电流阻挡装置。
即，根据这个电路配置，输入晶体管174k、175k、176k和274k、275k、276k交替地接通/切断。当输入晶体管174k、175k、176k处于接通状态时，辅助晶体管170-1k、170-2k、170-3k也改变到接通状态，因此实现用于连接电流源晶体管171k、172k、173k与输入晶体管174k、175k、176k的电流路径与通道间公共连接线5b之间的导通，这样，该通道的电流源171k、172k、173k的输出电流可以流入通道间公共连接线5b。相反，当输入晶体管174k、175k、176k处于切断状态时，辅助晶体管170-1k、170-2k、170-3k也改变到切断状态，因此实现用于连接电流源晶体管171k、172k、173k与输入晶体管174k、175k、176k的电流路径与通道间公共连接线5b之间的非导通，这样，该通道的电流源171k、172k、173k的输出电流不能流入通道间公共连接线5b。
当输入晶体管274k、275k、276k处于接通状态时，辅助晶体管270-1k、270-2k、270-3k也改变到接通状态，因此实现用于连接电流源晶体管271k、272k、273k与输入晶体管274k、275k、276k的电流路径与通道间公共连接线6b之间的导通，这样，该通道的电流源271k、272k、273k的输出电流可以流入通道间公共连接线6b。相反，当输入晶体管274k、275k、276k处于切断状态时，辅助晶体管270-1k、270-2k、270-3k也改变到切断状态，因此实现用于连接电流源晶体管271k、272k、273k与输入晶体管274k、275k、276k的电流路径与通道间公共连接线6b之间的非导通，这样，该通道的电流源271k、272k、273k的输出电流不能流入通道间公共连接线6b。
工业应用性根据本发明，有可能提供多通道驱动电路，利用该电路，即使由于半导体制造工艺等原因造成在包括电流源的每个通道的电路特性上出现通道之间的差异时，构成负载阵列的每个通道的负载仍可以在所有通道之间的一致条件下被驱动。这样的多通道驱动电路被用来驱动诸如各种类型的平板显示器(例如，液晶显示器或有机EL显示器)的水平像素行或打印头的打印点线等排成阵列的负载。
图1是根据本发明的多通道驱动电路的第一实施例(正驱动型)的配置图；图2是显示根据本发明的多通道驱动电路的输出特性(对于所有的通道，接通周期是相同的)的图；图3是显示根据本发明的多通道驱动电路的输出特性(对于所有的通道，接通周期是相同的)的图；图4是用于验证根据本发明的多通道驱动电路的电压平均化操作的电路的图；图5是用于说明根据本发明的多通道驱动电路的电压平均化操作的图；图6是根据本发明的多通道驱动电路的第二实施例(负驱动型)的配置图；
图7是根据本发明的多通道驱动电路的第三实施例(双极驱动型)的配置图；图8是根据本发明的多通道驱动电路的第四实施例(双极驱动型的变例)的配置图；图9是根据本发明的多通道驱动电路的第五实施例(正驱动型的变体)的配置图；图10是根据本发明的多通道驱动电路的第六实施例(双极驱动型的变体)的配置图；图11是显示根据本发明的多通道驱动电路的第六实施例的外围电路的图；图12是显示在施加的电压、色调DATA与电流源输出之间的相互关系的图；图13是显示整个电路由多个IC芯片构成的例子的图；图14是根据本发明的多通道驱动电路的第七实施例(双极驱动型的变体)的配置图；图15是显示对于RGB的每个彩色，在色调与施加电压之间的相互关系的曲线图；图16是用于说明在彩色RGB之间存在Γ特性差别的情形下芯片之间的连接的图；图17是显示在芯片之间的连接端的布局的图(其中封装是TCP或COF的情形下)；图18是显示在芯片之间的连接端的布局的图(其中封装是塑料或陶瓷的情形下)；图19是显示将本发明的多通道驱动电路的第一实施例应用于有机EL板的例子的图；图20是显示将本发明的多通道驱动电路的第三实施例应用于TFT液晶板的例子的图；图21是显示将本发明的多通道驱动电路的第一实施例的变体应用于有机EL板的例子的图；
图22是显示图1所示的第一实施例的变体的图；图23是显示图6所示的第二实施例的变体的图；图24是显示图7所示的第三实施例的变体的图；图25是显示图8所示的第四实施例的变体的图；图26是显示图10所示的第六实施例的变体的图；图27是现有技术的的多通道驱动电路的配置图(正驱动型)；以及图28是显示现有技术的多通道驱动电路的输出特性(对于所有的通道，接通周期是相同的)的图。
符号说明1 正端电源线2 负端电源线3 正端偏压电源线4 负端偏压电源线5 (正端)通道间公共连接线5a正端通道间公共连接线5k到5k+3、5ak到5ak+3(正端)通道间公共连接线的连接点5R、5G、5B设置用于RGB的每个彩色的正端通道间公共连接线6 (负端)通道间公共连接线6a负端通道间公共连接线6k到6k+3、6ak到6ak+3(负端)通道间公共连接线的连接点6R、6G、6B设置用于RGB的每个彩色的负端通道间公共连接线7 用于放电线的通道间公共连接线8 预充电电源线10k到10k+3单元电路11(正端)电流源阵列11k到11k+3(正端)电流源晶体管
12k到12k+3(正端)电流阻挡开关晶体管13、13a (正端)输入开关阵列13k到13k+3(正端)输入开关晶体管14k到14k+3(正端)开关控制信号15k到15k+3(正端)偏压开关晶体管16k到16k+3(正端)截止开关晶体管17 正端调制型电流源阵列17k到17k+3正端调制型电流源18k到18k+3电流放电开关晶体管19k到19k+3伪负载电流源晶体管21、21a (负端)电流源阵列21k到21k+3(负端)电流源晶体管22k到22k+3(负端)电流阻挡开关晶体管23 (负端)输入开关阵列23k到23k+3(负端)输入开关晶体管24k到24k+3(负端)开关控制信号25k到25k+3(负端)偏压开关晶体管26k到26k+3(负端)截止开关晶体管27 负端调制型电流源阵列27k到27k+3负端调制型电流源30 偏压电源电路37k到37k+3倒相器40 负载阵列40k到40k+3负载47k到47k+3倒相器50 连接导体50n 负端连接导体50p 正端连接导体60 扫描驱动器
61、62、63 设置用于每个加权值的通道间公共连接线70k到70k+3预充电模拟开关81k正端辅助晶体管82k、83k连接点84k负端辅助晶体管100 多通道驱动电路101，101k，101k+1，101k+2IC芯片102 封装170-1k到3k正端辅助晶体管171k到171k+3、172k到172k+3、173k到173k+3设置用于每个加权值的电流源晶体管174k到174k+3、175k到175k+3、176k到176k+3设置用于每个加权值的电流阻挡开关晶体管177k到177k+3、178k到178k+3、179k到179k+3设置用于每个加权值的NAND门270-1k到3k负端辅助晶体管271k到271k+3、272k到272k+3、273k到273k+3设置用于每个加权值的电流源晶体管274k到274k+3、275k到275k+3、276k到276k+3设置用于每个加权值的电流阻挡开关晶体管277k到277k+3、278k到278k+3、279k到279k+3设置用于每个加权值的NAND门511、512、513 设置用于每个彩色RGB的正端连接导体521、522、523 设置用于每个彩色RGB的负端连接导体BP1到BP3 正端加权值选择信号BN1到BN3 负端加权值选择信号I11k到I11k+3(正端)电流源晶体管的设定电流I13k到I13k+3负载电流OUTk到OUTk+3输出端
PDL左侧连接焊盘PDL21、PDL22、PDL23负端的左侧连接焊盘PDR右侧连接焊盘PDR11、PDR12、PDR13正端的右侧连接焊盘Tp 正端外部连接端Tn 负端外部连接端Vk到Vk+3输出端的电位VBH正端偏压电源VBL负端偏压电源VDD正端电源VSS负端电源Vx 预充电电源
权利要求
1.一种多通道驱动电路，包括电流源阵列，包括分别对应于多个通道的多个电流源；和输入开关阵列，包括分别对应于多个通道的多个输入开关，其中，由构成电流源阵列的每个通道的各自电流源经由构成输入开关阵列的每个通道的各自输入开关向构成负载阵列的每个通道的各自负载输送电功率，所述多通道驱动电路的特征在于包括通道间公共连接线，用于实现在用于连接构成电流源阵列的每个通道的各自电流源与构成输入开关阵列的每个通道的各自输入开关的每个通道的各自电流路径之间的导通；以及电流阻挡装置，用于阻止多个通道中输入开关处于切断状态的通道的电流源的输出电流流入所述通道间公共连接线。
2.根据权利要求1所述的多通道驱动电路，其特征在于所述电流源阵列包括正端电流源阵列，包括分别对应于多个通道的多个正端电流源；以及负端电流源阵列，包括分别对应于多个通道的多个负端电流源，所述输入开关阵列包括正端输入开关阵列，包括分别对应于多个通道的多个正端输入开关；以及负端输入开关阵列，包括分别对应于多个通道的多个负端输入开关；由构成所述正端电流源阵列的每个通道的各自正端电流源经由构成所述正端输入开关阵列的每个通道的各自正端输入开关执行对构成所述负载阵列的每个通道的各自负载的正端电功率供应，同时，由构成所述负端电流源阵列的每个通道的各自负端电流源经由构成所述负端输入开关阵列的每个通道的各自负端输入开关执行对构成所述负载阵列的每个通道的各自负载的负端电功率供应；所述通道间公共连接线包括正端通道间公共连接线，用于实现在用于连接构成所述正端电流源阵列的每个通道的各自正端电流源与构成所述正端输入开关阵列的每个通道的各自正端输入开关的每个通道的各自电流路径之间的导通；以及负端通道间公共连接线，用于实现在用于连接构成所述负端电流源阵列的每个通道的各自负端电流源与构成所述负端输入开关阵列的每个通道的各自负端输入开关的每个通道的各自电流路径之间的导通；以及电流阻挡装置包括正端电流阻挡装置，用于阻止多个通道中正端输入开关处于切断状态的通道的正端电流源的输出电流流入所述通道间公共连接线；以及负端电流阻挡装置，用于阻止多个通道中负端输入开关处于切断状态的通道的负端电流源的输出电流流入所述通道间公共连接线。
3.根据权利要求1所述的多通道驱动电路，其特征在于构成所述负载阵列的每个通道的负载由分别对应于彩色R、G和B的三个容性像素组成；构成所述电流源阵列的每个通道的电流源由用于对R像素施加Γ校正的电流源、用于对G像素施加Γ校正的电流源和用于对B像素施加Γ校正的电流源组成；以及所述通道间公共连接线包括第一通道间公共连接线，用于实现在用于对R像素施加Γ校正的电流源之间的连接；第二通道间公共连接线，用于实现在用于对G像素施加Γ校正的电流源之间的连接；第三通道间公共连接线，用于实现在用于对B像素施加Γ校正的电流源之间的连接。
4.根据权利要求1所述的多通道驱动电路，其特征在于构成所述电流源阵列的每个通道的电流源由具有不同加权值的多个单位电流源以及位于单位电流源的各自输出路径上的单位开关构成；经由这些单位开关选择的单位电流源的输出电流相加，生成所需的设定电流值，同时每个单位开关根据编程的过程随时间接通/切断，从而实现调制型电流源，在该调制型电流源中，设定电流值随时间改变，同时呈现某种分布；而且，所述通道间公共连接线由被设置用于每个加权值的多个通道间公共连接线组成，所述多个通道间公共连接线实现具有相同加权值的单位电流源之间的连接。
5.根据权利要求1到4的任一项所述的多通道驱动电路，其特征在于当输入开关处于切断状态时，电流阻挡装置被配置成阻止电流流入用于连接电流源与通道间公共连接线的电流路径。
6.根据权利要求1到4的任一项所述的多通道驱动电路，其特征在于当输入开关处于切断状态时，电流阻挡装置被配置成禁用电流源。
7.根据权利要求1到3的任一项所述的多通道驱动电路，其特征在于当输入开关处于切断状态时，电流阻挡装置被配置成使得流过电流源的电流绕过输入开关而被放电。
8.一种用作多通道驱动电路的半导体集成器件，该器件的特征在于包括电流源阵列，包括分别对应于多个通道的多个电流源；外部端子阵列，包括分别对应于多个通道的、用于连接多个负载的多个外部端子；输入开关阵列，包括分别对应于多个通道的、处在电流源阵列与外部端子阵列之间的多个输入开关；通道间公共连接线，用于实现在用于连接构成所述电流源阵列的每个通道的各自电流源与构成所述输入开关阵列的每个通道的各自输入开关的每个通道的各自电流路径之间的导通；以及电流阻挡装置，用于阻止多个通道中输入开关处于切断状态的通道的电流源的输出电流流入所述通道间公共连接线，其中，所述通道间公共连接线具有足够大的宽度，诸如铝的低电阻金属物质被用作它的材料。
9.根据权利要求8所述的半导体集成器件，其特征在于构成多通道负载驱动电路的半导体芯片被放置在预定的封装中，同时，该封装配备有用于把所述通道间公共连接线引到外面的外部端子。
全文摘要
本发明提供一种多通道驱动电路，利用该电路，即使包括电流源的每个通道的电路特性方面由于半导体制造工艺等原因而在通道之间存在差异时，构成负载阵列的每个通道的负载仍可以在所有通道之间的一致条件下被驱动。本发明包括通道间公共连接线(5)，用于实现在用于连接构成电流源阵列(11)的每个通道的各自电流源与构成输入开关阵列(13)的每个通道的各自输入开关的每个通道的各自电流路径之间的导通；以及电流阻挡装置(12)，用于阻止多个通道中输入开关处于切断状态的通道的电流源的输出电流流入到通道间公共连接线。
文档编号B41J2/445GK101044542SQ2006800008
公开日2007年9月26日 申请日期2006年11月20日 优先权日2006年2月15日
发明者佐藤多积, 牧和彦, 和田利幸, 柳井贵雅 申请人:株式会社日出高科技