可编程逻辑器件、发送卡和LED显示屏控制系统的制作方法

本发明涉及图像处理及显示技术领域，特别涉及一种可编程逻辑器件、一种发送卡以及一种LED显示屏控制系统。

背景技术：

现代平板显示器大多采用空间法合成颜色，显示器上的每个像素包含能够产生三基色的亚像素。当亚像素间距足够小时，就会发生色彩混合现象而呈现出各种不同颜色。LED显示屏的亚像素对应着不同基色(红、绿、蓝)的发光二极管，在驱动信号的控制下，三基色通过色彩混合呈现出各种不同的颜色并构成一个LED像素。在LED显示屏显示图像的过程中，视频源的像素数据可以一对一完整地映射到LED显示屏上。

全彩色LED显示屏以其发光亮度高、成像面积大等优点，几乎占据了整个户内外大型显示领域。然而受技术水平、制造工艺和成本等多方面的限制使得像素间距大、分辨率低成为制约其发展的主要障碍，也导致LED显示屏难以达到类似LCD、PDP平板显示器的高分辨率与清晰度。

为实现高分辨率LED显示，现有技术中有提出缩小LED点阵间距、增加LED点阵规模等方案，但是该些方案会导致LED显示屏的成本大 幅增加、系统稳定性变差、LED显示屏校正环节难度与复杂度提升、故障率增加等不足；此外，现有技术也有提出LED亚像素复用技术，以LED显示屏传统的RBGR马赛克排列(或称对角形排列)为例，由于任意相邻的四个亚像素均能形成一个像素，因此把物理像素间的这种附加像素称为虚拟像素；对于物理像素分辨率为M×N的LED显示屏，通过亚像素复用技术可以使得LED显示屏的分辨率在水平和垂直方向上各提升约2倍，也即扩大到(2M-1)×(2N-1)。亚像素复用技术虽然增加了系统的可寻址性、提高了可显示图像的规模，但是除边界外的每一个亚像素的颜色值均受到4个像素的影响，导致图像产生模糊效应，从而不能有效提高图像清晰度。

因此，如何在有限的成本或者较低物理分辨率的显示屏上显示出高清晰、高分辨率画面是显示领域研究的主要方向之一。

技术实现要素：

为克服现有技术中的缺陷与不足，本发明提出一种可编程逻辑器件、一种发送卡以及一种LED显示屏控制系统。

具体地，本发明实施例提出的一种可编程逻辑器件，包括：亚像素编码模块、输入缓冲模块、RAM控制模块以及数据打包模块。其中，亚像素编码模块用于对输入的图像数据进行亚像素寻址和下采样以得到下采样图像数据；输入缓冲模块用于缓存所述下采样图像数据；RAM控制模块用于控制将所述下采样图像数据写入所述可编程逻辑器件的外接RAM；以及数据打包模块用于对通过所述RAM控制模块从所述外接RAM中获取的所述下采样图像数据进行打包输出。

在本发明的一个实施例中，上述亚像素编码模块包括第一双口RAM、第二双口RAM和第三双口RAM；在对所述第一双口RAM和所述第二双口RAM分别存储的相邻两行像素数据进行所述亚像素寻址和下采样的过程中，所述第三双口RAM缓存下一行像素数据。

在本发明的一个实施例中，上述输入缓冲模块包括第四双口RAM，用于缓存所述下采样图像数据。

在本发明的一个实施例中，上述可编程逻辑器件还包括抗颜色错误处理模块，用于按照预设大小模板进行卷积运算以得到抗颜色错误处理图像数据输入至所述亚像素编码模块。

在本发明的一个实施例中，上述颜色错误处理模块包括第五双口RAM、第六双口RAM、第七双口RAM、第八双口RAM，以及连接在所述第五至第八双口RAM中每一个双口RAM的输出侧的多个寄存器。

此外，本发明实施例提出的一种发送卡，包括视频接收器、可编程逻辑器件、存储模块以及数据输出模块，所述可编程逻辑器件电连接在所述视频接收器和所述数据输出模块之间，所述存储模块电连接所述可编程逻辑器件。所述发送卡还包括MCU控制模块，电连接所述可编程逻辑器件；并且所述可编程逻辑器件包括：亚像素编码模块、输入缓冲模块、RAM控制模块以及数据打包模块。期中，亚像素编码模块用于在所述MCU控制模块的控制下对输入的图像数据进行亚像素寻址和下采样以得到下采样图像数据；输入缓冲模块用于缓存所述下采样图像数据；RAM控制模块用于控制将所述下采样图像数据写入所述存储模块；以及数据打包模块用于对通过所述RAM控制模块从所述存储模块中获 取的所述下采样图像数据进行打包输出至所述数据输出模块。

在本发明的一个实施例中，上述发送卡上的可编程逻辑器件中的亚像素编码模块包括第一双口RAM、第二双口RAM和第三双口RAM；在对所述第一双口RAM和所述第二双口RAM分别存储的相邻两行像素数据进行所述亚像素寻址和下采样的过程中，所述第三双口RAM缓存下一行像素数据；所述输入缓冲模块包括第三双口RAM，用于缓存所述下采样图像数据。

在本发明的一个实施例中，上述发送卡上的可编程逻辑器件还包括抗颜色错误处理模块，用于按照预设大小模板进行卷积运算以得到抗颜色错误处理图像数据输入至所述亚像素编码模块。

在本发明的一个实施例中，上述发送卡上的可编程逻辑器件中的所述颜色错误处理模块包括第五双口RAM、第六双口RAM、第七双口RAM、第八双口RAM，以及连接在所述第五至第八双口RAM中每一个双口RAM的输出侧的多个寄存器。

另外，本发明实施例提出的一种LED显示屏控制系统，适于驱动LED显示屏进行图像显示，所述LED显示屏控制系统包括接收卡和前述任意一种发送卡，所述发送卡适于电连接视频源以获取欲显示图像数据，所述接收卡适于电连接在所述发送卡和所述LED显示屏之间。

因此，本发明上述实施例可以达成以下一个或多个有益效果：(1)能够提高平板显示器的系统感知分辨率，可以应用到多种平板显示器上，在同一显示器上实现更高分辨率画面的清晰显示，降低了显示效果对硬件系统物理像素分辨率的苛刻要求；(2)能够提升LED显示屏显示能力， 在不改变原有LED显示屏控制系统的条件下实现了亚像素寻址和下采样技术并优选地加入抗颜色错误处理，减小了由于直接进行亚像素寻址和下采样带来的颜色错误问题，在提供显示分辨率的同时有效地保证了画面的清晰度；(3)可以根据LED显示屏上LED灯点的排布特点选择合适的亚像素寻址和下采样方式进行编码，同时可以实现不同大小的模块处理算法，输出更适合的视频源图像数据给LED显示屏控制系统，从而能够提高对不同灯点排布LED显示屏的兼容性，同时也提高了显示效果。

通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。

附图说明

下面将结合附图，对本发明的具体实施方式进行详细的说明。

图1A为3亚像素均匀分散式LED显示屏的像素排布方式示意图。

图1B为4亚像素均匀分散式LED显示屏的像素排布方式示意图。

图2A为对应于图1A所示像素排布方式的亚像素寻址和下采样原理示意图。

图2B为对应于图1B所示像素排布方式的亚像素寻址和下采样原理示意图。

图3为本发明实施例的可编程逻辑器件的内部数据处理主要功能模 块图。

图4为图3所示亚像素编码模块和输入缓冲模块的实现框图。

图5为在图3的基础上加入抗颜色错误处理模块的可编程逻辑器件的内部功能框图。

图6为图5所示抗颜色错误处理模块的实现框图。

图7是抗颜色错误处理的行遍历实现说明图。

图8是3×3模板运算实现说明图。

图9为本发明实施例的4亚像素寻址和下采样后各个像素数据中的4亚像素数据重组输出过程示意图。

图10为本发明实施例的发送卡的结构示意图。

图11示出本发明实施例的一种LED显示屏控制系统。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

本发明实施例将亚像素寻址和下采样技术应用到发送卡处理图像数据的过程中，并且优选地针对亚像素下采样带来的颜色错误问题进行相应的预处理操作，上述的这些操作均可以不需要改变原有发送卡的硬件结构，所以实现过程更加快捷方便，并且其能够在不改变原有硬件系统的情况下完成高分辨率图像的清晰显示。

承上述，本发明实施例可应用于3亚像素、4亚像素均匀分散式LED显示屏，像素排布方式分别如图1A和图1B所示。图1A和图1B中的这两种排布方式是LED显示屏中典型的排布方式，这些种排布的优点是 发光面积大，可通过灵活的寻址与重构算法使得已有显示设备在感知分辨率上具有更大的提升空间。另外，值得一提的是，4亚像素并不限于图1B中所示的1R1B2G，也可以是2R1B1G等等排布方式。

针对图1A和图1B中LED显示屏这两种亚像素排布方式，本发明实施例相应地对输入高分辨率全像素图像数据分别进行如图2A和图2B所示的亚像素寻址与下采样。图2A和图2B中虚线上方区域为输入高分辨率全像素图像数据，虚线下方为经过亚像素寻址和下采样后的输出图像数据；两种方式均能较大程度减小显示数据量，同时不影响显示分辨率，这在很大程度上可以降低高分辨图像对显示设备物理分辨率的要求。在此值得一提的是，亚像素寻址和下采样技术实质上是抛开原有物理像素的束缚，以亚像素作为显示、寻址的基本单位，在不改变原有显示设备的条件下相当于增加了点阵密度，提高了显示系统的采样率。

图3是本发明实施例中可编程逻辑器件31例如FPGA芯片的内部数据处理主要功能模块图。整个数据处理流程充分考虑“串并转换”、“乒乓操作”和“流水线”等这些高速设计思想，提高了处理效率，实现系统的实时处理。亚像素编码模块312的功能主要是接收输入的高分辨率图像数据，在MCU控制模块33的控制下，实现图2A所示的3亚像素或图2B所示的4亚像素寻址和下采样，然后将下采样图像数据写入输入缓冲模块314；输入缓冲模块314的功能主要是协调亚像素编码模块312和RAM控制器316的时序差异并将编码好的像素数据(也即下采样图像数据)在RAM控制模块316的控制下有序写入存储模块35中。亚像素编码模块312和RAM控制模块316的时钟可能存在差异，而且在亚像素 编码模块312中两个时钟才能得到一个亚像素数据，所以为了协调前后两个模块的时钟差异而设置了输入缓冲模块314。RAM控制模块316的功能主要是接收输入缓冲模块314缓存的下采样图像数据进行实时存储到存储模块35中并对亚像素下采样后图像数据进行一定的图像处理和逻辑控制，以实现图像数据的打包和总线仲裁。存储模块35设有两片SDRAM存储芯片，也即图3中的SDRAM1和SDRAM2。在一帧图像时间里，一片用于存储经过亚像素寻址和下采样所得的图像数据，另一片将已经存储好的下采样图像数据经RAM控制模块316送至数据打包模块318按照一定的网络协议进行打包输出。

图4是亚像素编码模块312和输入缓冲模块314的实现框图。亚像素编码模块312的功能主要是将输入的高分辨率图像数据进行亚像素寻址和下采样，然后将下采样后亚像素数据送给输入缓冲模块314。本实施例中，亚像素编码模块312由三个位宽为32bits，容量为1024的双口RAM，也即图4所示的RAM1～RAM3构成，三个RAM配合工作实现对输入的高分辨率图像数据的亚像素编码。同一时刻，三个RAM中的两个RAM按照图2A或图2B所示方法进行亚像素数据编码，另一个RAM缓冲下一行像素数据；输出数据送给输入缓冲模块314进行缓存。输入缓冲模块314的功能主要是协调前后两个模块的时钟差异，根据分析可知，输入缓冲模块314中设置一个位宽为32bits，容量为1024的双口RAM，也即图4所示的RAM4可以满足系统要求。

图5是加入抗颜色错误处理后发送卡上的可编程逻辑器件31例如FPGA芯片的内部功能框图。图5相比于图3增加了抗颜色错误处理模 块310，其他模块实现方式与上文相同，下面不再赘述。抗颜色错误处理模块310的功能主要是实现对输入的高分辨率图像的抗颜色错误处理，该处理实质上是一个模板卷积过程，模板大小的选择需要从实现精度，所耗时间，复杂程度等多方面综合考虑。本实施例中使用大小为3×3的模块。

在抗颜色错误处理过程中每个像素位置的像素数据都要进行多次修改，所以本发明实施例中选用便于数据寻址和重写的双口RAM进行数据处理。当最高要求处理分辨率为1920×1080的图像，图6中的四个双口RAM，也即RAM5～RAM8，分别存取一行像素数据，所以双口RAM的位宽设为32bits，深度设为2048。十二个寄存器，也即如图6所示的位于各个RAM输出侧的寄存器1～寄存器12，分别存储四行像素中十二个位置的像素数据。其中三个双口RAM后面的九个寄存器中的九个像素数据配合起来实现3×3快速处理模板，另外一个RAM缓存下一行像素数据，每个时钟均可得到一个3×3模板的数据，如图6中的点划线框所示，其实现了对数据的流水线操作，节约了时间，提高了数据处理效率。

图7是抗颜色错误处理的行遍历实现说明图。在图7中，(n,m)是一个像素在一幅图像中的坐标位置，表明它在第n行，第m列。在图7中，首先是RAM5、RAM6、RAM7中存储的第n，n+1，n+2行原始像素数据参与3×3模板运算，与此同时RAM8中开始缓存第n+3行原始像素数据。在第n，n+1，n+2行的像素数据做完模板运算后，RAM8中已经存入第n+3行原始像素数据。此时再开始对RAM6、RAM7、RAM8中存 储的第n+1，n+2，n+3行像素数据进行模板运算，同时把RAM5中经过模板运算后的第n行像素数据送给亚像素编码模块312，并把第n+4行未处理原始像素数据写入RAM5中。同一时刻，四个RAM，也即RAM5～RAM8中有三个进行模板运算，剩下的一个将处理过的像素数据送给亚像素编码模块312并将下一行原始像素数据写入该RAM。以此类推，循环往复，直至将整帧图像的所有像素行遍历完成。

图8是3×3模板运算实现说明图。在做模板运算时，假设第一个时钟内3×3模板在图8虚线框所在位置，此时寄存器1,4,7中存储的是像素(n,m),(n+1,m),(n+2,m)的数据。在做完卷积运算后需要将3×3模板中的第一列像素数据存入相对应的RAM中去，即分别将寄存器1,4,7中的像素(n,m),(n+1,m),(n+2,m)的数据存入RAM5、RAM6、RAM7中。经过一个时钟，3×3模板移动到如图8中实线框所在位置，此时寄存器1,4,7中存储的是像素(n,m+1),(n+1,m+1),(n+2,m+1)的数据。模板运算后同样将寄存器1,4,7中的像素(n,m+1),(n+1,m+1),(n+2,m+1)的数据存入RAM5、RAM6、RAM7中。再经过一个时钟，3×3模板继续平移一个位置，依次类推，直至3×3模板移动到一行像素的末尾，从而实现整行每个像素数据的模板处理。像这样，3×3模板在图像中有序移位并做相应运算的过程即是卷积运算，卷积运算过程中用到的算法可参见西安诺瓦电子科技有限公司在2015年02月12日申请的申请号为CN201510075267.1、发明名称为“图像处理方法及图像处理装置”的发明专利申请，其所揭露的内容引用于此作为参考，并且图8中虚线框对应该发明专利申请中的3×3像素块。需要说明的是，卷积运算所需的时间 与算法的复杂程度有关。在做模板运算前后，像素值是有可能变化的，所以每进行完一次模板处理都要将3×3模板中的第一列像素数据(最终结果)重新存入RAM中。模板中另外两列像素数据由于要继续参与下面的模板运算，其值不是最终结果，所以暂时不需要存储。

另外，值得一提的是，发送卡上的大部分视频解码电路输出的是24位真彩色(R、G、B各8位)图像数据，而在图2B所示的4亚像素寻址和下采样中得到的每4个亚像素32位数据组成的一个新像素，通过一个时钟无法完成一个新像素的传送。虽然实际的数据传输方式可以有多种，这里建议采用图9所示的方式，图9中带箭头的虚线反映了数据实际传输时亚像素数据的重新组合过程，也即下采样图像数据中同一个像素行的各个像素数据中的4个亚像素数据被分拆至两个传输像素数据(图9中的3亚像素数据组合)中进行输出。相应地，在4亚像素矩形排布的LED显示屏的接收卡接收像素数据后可再对比图9与图2B进行像素数据的还原。

图10为本发明实施例的发送卡的一种结构示意图。本实施例的发送卡100包括：视频接收器101、数据输出模块103以及前述的可编程逻辑器件31、MCU(Microcontroller,单片机)控制模块33和存储模块35。其中，视频接收器101适于连接视频源例如上位机显卡等，其例如包括视频解码电路像TDMS(Transition Minimized Differential Signaling,转换最小差分信号)解码电路等。可编程逻辑器件31电连接在视频接收器101和数据输出模块103之间，其例如是FPGA(Field Programmable Gate Array,现场可编程门阵列)或其它可编程器件。数据输出模块103例如包 括多个网络PHY芯片和多个网口。存储器35电连接可编程逻辑器件31，其例如包括前述的SDRAM1和SDRAM2。MCU控制模块33电连接可编程逻辑器件31，用于控制所述可编程逻辑器件31进行亚像素寻址和下采样操作。

请参见图11，其示出本发明实施例的一种LED显示屏控制系统。如图11所示，LED显示屏控制系统包括前述发送卡100和接收卡200且适于驱动LED显示屏300进行图像显示。其中，发送卡100适于电连接视频源以获取欲显示图像数据，接收卡200电连接在发送卡200和LED显示屏300之间。

综上所述，本发明上述实施例可达成以下一个或几个有益效果：(1)能够提高平板显示器的系统感知分辨率，可以应用到多种平板显示器上，在同一显示器上实现更高分辨率画面的清晰显示，降低了显示效果对硬件系统物理像素分辨率的苛刻要求；(2)能够提升LED显示屏显示能力，在不改变原有LED显示屏控制系统的条件下实现了亚像素寻址和下采样技术并优选地加入抗颜色错误处理，减小了由于直接进行亚像素寻址和下采样带来的颜色错误问题，在提供显示分辨率的同时有效地保证了画面的清晰度；(3)可以根据LED显示屏的LED灯点的排布特点选择合适的亚像素寻址和下采样方式进行编码，同时可以实现不同大小的模块处理算法，输出更适合的视频源图像数据给LED显示屏控制系统，从而能够提高对不同LED灯点排布LED显示屏的兼容性，同时也提高了显示效果。

最后，值得一提的是，前述是以3×3模板进行抗颜色错误处理，但 本发明并不以此为限，也可以采用2×2模板或三角形模板等。此外，本发明实施例主要是对发送卡上的可编程逻辑器件进行创新设计，因此本领域技术人员在此基础上对发送卡上的其他电路和器件进行适当的增减等变换，均应包含在本发明的保护范围内。

至此，本文中应用了具体个例对本发明的可编程逻辑器件、发送卡和LED显示屏控制系统的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。