一种栅极驱动单元及驱动方法、栅极驱动电路和显示装置与流程

本发明涉及显示技术领域，尤其涉及一种栅极驱动单元及驱动方法、栅极驱动电路和显示装置。

背景技术：

随着显示技术的不断发展，显示器已经逐渐被各种电子设备如：移动电话、个人数字助理(英文:Personal Digital Assistant,简称：PDA)、数码相机、计算机屏幕或笔记本计算机屏幕所广泛应用。

近些年来显示器的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是GOA(英文全称：Gate Driver on Array，中文全称：集成栅极驱动电路)技术量产化的实现。利用GOA技术将栅极驱动电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为栅极驱动电路或移位寄存器电路，传统的栅极驱动电路由多个栅极驱动单元级联组成，目前，大多数栅极驱动电路均是以传统的4T1C电路为基础构成的驱动电路，此类栅极驱动电路中，前一级栅极驱动单元的输出作为本级栅极驱动单元的触发信号，下一级栅极驱动单元的输出作为本级栅极驱动单元的复位信号，因此需要下一级栅极驱动单元的输出才能实现本级栅极驱动单元的复位，这样上下两级栅极驱动单元具有很强的关联性，当下一级栅极驱动单元输出发生故障时，会对本级栅极驱动单元的输出造成影响，因此如何减小上下两级栅极驱动单元的互相影响从而提升栅极驱动电路的容错能力成为亟待解决的问题。

技术实现要素：

本发明的实施例提供一种栅极驱动单元及驱动方法、栅极驱动电路和显示装置，用于减小上下两级栅极驱动单元的互相影响从而提升栅极驱动电路的容错能力。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，提供一种栅极驱动单元，包括：输入模块、控制模块、储能模块、复位模块以及输出模块；

所述输入模块连接第一电平端、信号输入端以及第一节点，用于在所述信号输入端的输入信号的控制下将所述第一节点的电压与所述第一电平端的电压拉齐；

所述控制模块连接所述第一电平端、第二电平端、第一时钟信号端、信号输出端以及第二节点，用于在所述第一时钟信号端的第一时钟信号、所述信号输入端的输入信号以及所述信号输出端的输出信号的控制下将所述第二节点的电压与所述第一电平端的电压拉齐或者在所述信号输入端的输入信号、所述信号输出端的输出信号的控制下将所述第二节点的电压与所述第二电平端的电压拉齐；

所述储能模块连接所述第一节点与所述信号输出端，用于存储所述第一节点的电压以及使所述第一节点的电压与所述信号输出端的电压发生等势跳变；

所述复位模块连接所述信号输出端、所述第一节点、所述第二节点以及所述第二电平端，用于在所述第二节点的电压的控制下将所述第一节点的电压与所述第二电平端的电压拉齐以及将所述信号输出端的电压与所述第二电平端的电压拉齐；

所述输出模块连接所述第一节点、所述信号输出端以及第二时钟信号端，用于在所述第一节点的电压的控制下将所述第二时钟信号端的第二时钟信号在所述信号输出端输出。

可选的，所述输入模块包括：第一晶体管和第二晶体管；

所述第一晶体管的第一端与所述第一晶体管的栅极均连接所述第一电平端，所述第一晶体管的第二端连接所述第二晶体管的第一端；

所述第二晶体管的第二端连接所述第一节点，所述第二晶体管的栅极连接所述信号输入端。

可选的，所述控制模块包括：第三晶体管、第四晶体管、第五晶体管以及第一电容；

所述第三晶体管的第一端连接所述第一电平端，所述第三晶体管的第二端连接所述第二节点，所述第三晶体管的栅极连接所述第一时钟信号端；

所述第四晶体管的第一端连接所述第二节点，所述第四晶体管的第二端连接所述第二电平端，所述第四晶体管的栅极连接所述信号输入端；

所述第五晶体管的第一端连接所述第二节点，所述第五晶体管的第二端连接所述第二电平端，所述第五晶体管的栅极连接所述信号输出端；

所述第一电容的第一端连接所述第二节点，所述第一电容的第二端连接所述第二电平端。

可选的，所述储能模块包括：第二电容；

所述第二电容的第一极连接所述第一节点，所述第二电容的第二极连接所述信号输出端。

可选的，所述复位模块包括：第六晶体管和第七晶体管；

所述第六晶体管的第一端连接所述第一节点，所述第六晶体管的第二端连接所述第二电平端，所述第六晶体管的栅极连接所述第二节点；

所述第七晶体管的第一端连接所述信号输出端，所述第七晶体管的第二端连接所述第二电平端，所述第七晶体管的栅极连接所述第二节点。

可选的，所述输出模块包括：第八晶体管；

所述第八晶体管的第一端连接所述第二时钟信号端，所述第八晶体管的第二端连接所述信号输出端，所述第八晶体管的栅极连接所述第一节点。

可选的，所述输出模块还包括：第九晶体管；

所述第九晶体管的第一端连接所述第二时钟信号端，所述第九晶体管的第二端与所述第九晶体管的栅极均连接所述信号输出端。

所述第九晶体管的第一端连接所述第二时钟信号端，所述第九晶体管的第二端与所述第九晶体管的栅极均连接所述信号输出端。

可选的，各晶体管均为N型晶体管或者各晶体管均为P型晶体管。

第二方面，提供一种栅极驱动单元的驱动方法，用于驱动第一方面所述的栅极驱动单元，所述方法包括：

第一阶段，所述输入模块在所述信号输入端的输入信号的控制下将所述第一节点的电压与所述第一电平端的电压拉齐；所述控制模块在所述信号输入端的输入信号、所述信号输出端的输出信号的控制下将所述第二节点的电压与所述第二电平端的电压拉齐；

第二阶段，所述输出模块在所述第一节点的电压的控制下将所述第二时钟信号端的第二时钟信号在所述信号输出端输出；所述控制模块在所述信号输入端的输入信号、所述信号输出端的输出信号的控制下将所述第二节点的电压与所述第二电平端的电压拉齐；所述储能模块使所述第一节点的电压与所述信号输出端的电压发生等势跳变；

第三阶段，所述控制模块在所述第一时钟信号端的第一时钟信号、所述信号输入端的输入信号以及所述信号输出端的输出信号的控制下将所述第二节点的电压与所述第一电平端的电压拉齐；所述复位模块在所述第二节点的电压的控制下将所述第一节点的电压与所述第二电平端的电压拉齐以及将所述信号输出端的电压与所述第二电平端的电压拉齐。

第三方面，提供一种栅极驱动电路，包括至少两个级联的第一方面所述的栅极驱动单元；

第1级栅极驱动单元的信号输入端连接帧起始信号端，所述第1级栅极驱动单元的信号输出端连接所述第2级栅极驱动单元的信号输入端；

第n级栅极驱动单元的信号输入端连接第n-1级栅极驱动单元的信号输出端，所述第n级栅极驱动单元的信号输出端连接所述第n+1级栅极驱动单元的信号输入端；

其中，n为大于1的整数。

第四方面，提供一种显示装置，包括第三方面所述的栅极驱动电路。

本发明实施例提供的栅极驱动单元包括：输入模块、控制模块、储能模块、复位模块以及输出模块；输入模块连接第一电平端、信号输入端以及第一节点，用于在信号输入端的输入信号的控制下将第一节点的电压与第一电平端的电压拉齐；控制模块连接第一电平端、第二电平端、第一时钟信号端、信号输出端以及第二节点，用于在第一时钟信号端的第一时钟信号、信号输入端的输入信号以及信号输出端的输出信号的控制下将第二节点的电压与第一电平端的电压拉齐或者在信号输入端的输入信号、信号输出端的输出信号的控制下将第二节点的电压与第二电平端的电压拉齐；储能模块连接第一节点与信号输出端，用于存储第一节点的电压以及使第一节点的电压与信号输出端的电压发生等势跳变；复位模块连接信号输出端、第一节点、第二节点以及第二电平端，用于在第二节点的电压的控制下将第一节点的电压与第二电平端的电压拉齐以及将信号输出端的电压与第二电平端的电压拉齐；输出模块连接第一节点、信号输出端以及第二时钟信号端，用于在第一节点的电压的控制下将第二时钟信号端的第二时钟信号在信号输出端输出，通过本发明实施例提供的栅极驱动单元可以使本级栅极驱动单元在不需要下一级栅极驱动单元的输出情况下实现本级栅极驱动单元的自复位，减小了上下两级栅极驱动单元的互相影响从而提升了栅极驱动电路的容错能力。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的实施例提供的栅极驱动单元的示意性结构图；

图2为本发明的实施例提供的栅极驱动单元的电路图；

图3为本发明的实施例提供的显示阶段栅极驱动单元各信号的时序图；

图4为本发明的实施例提供的栅极驱动单元的驱动方法的步骤流程图；

图5为本发明的实施例提供的栅极驱动电路的示意性结构图。

具体实施方式

下面结合附图对本发明实施例提供的图像放大方法及装置进行详细描述，其中用相同的附图标记指示本文中的相同元件。在下面的描述中，为便于解释，给出了大量具体细节，以便提供对一个或多个实施例的全面理解。然而，很明显，也可以不用这些具体细节来实现所述实施例。在其它例子中，以方框图形式示出公知结构和设备，以便于描述一个或多个实施例。

本发明所有实施例中采用的开关晶体管和驱动晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为漏极、输出端为源极。此外本发明实施例所采用的开关晶体管包括P型开关晶体管和N型开关晶体管两种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管为在栅极为高电平时导通，在栅极为低电平时截止。

本发明的实施例提供一种栅极驱动单元，参照图1所示，该栅极驱动单元包括：输入模块11、控制模块12、储能模块13、复位模块14以及输出模块15。

输入模块11连接第一电平端V1、信号输入端Input以及第一节点a，用于在信号输入端Input的输入信号的控制下将第一节点a的电压与第一电平端V1的电压拉齐。

控制模块12连接第一电平端V1、第二电平端V2、第一时钟信号端CLKB、信号输出端Output以及第二节点b，用于在第一时钟信号端CLKB的第一时钟信号、信号输入端Input的输入信号以及信号输出端Output的输出信号的控制下将第二节点b的电压与第一电平端V1的电压拉齐或者在信号输入端Input的输入信号、信号输出端Output的输出信号的控制下将第二节点b的电压与第二电平端V2的电压拉齐。

储能模块13连接第一节点a与信号输出端Output，用于存储第一节点a的电压以及使第一节点a的电压与信号输出端Output的电压发生等势跳变。

复位模块14连接信号输出端Output、第一节点a、第二节点b以及第二电平端V2，用于在第二节点b的电压的控制下将第一节点a的电压与第二电平端V2的电压拉齐以及将信号输出端Output的电压与第二电平端V2的电压拉齐。

输出模块15连接第一节点a、信号输出端Output以及第二时钟信号端CLK，用于在第一节点a的电压的控制下将第二时钟信号端CLK的第二时钟信号在信号输出端Output输出。

本发明实施例提供的栅极驱动单元包括：输入模块、控制模块、储能模块、复位模块以及输出模块；输入模块连接第一电平端、信号输入端以及第一节点，用于在信号输入端的输入信号的控制下将第一节点的电压与第一电平端的电压拉齐；控制模块连接第一电平端、第二电平端、第一时钟信号端、信号输出端以及第二节点，用于在第一时钟信号端的第一时钟信号、信号输入端的输入信号以及信号输出端的输出信号的控制下将第二节点的电压与第一电平端的电压拉齐或者在信号输入端的输入信号、信号输出端的输出信号的控制下将第二节点的电压与第二电平端的电压拉齐；储能模块连接第一节点与信号输出端，用于存储第一节点的电压以及使第一节点的电压与信号输出端的电压发生等势跳变；复位模块连接信号输出端、第一节点、第二节点以及第二电平端，用于在第二节点的电压的控制下将第一节点的电压与第二电平端的电压拉齐以及将信号输出端的电压与第二电平端的电压拉齐；输出模块连接第一节点、信号输出端以及第二时钟信号端，用于在第一节点的电压的控制下将第二时钟信号端的第二时钟信号在信号输出端输出，通过本发明实施例提供的栅极驱动单元可以使本级栅极驱动单元在不需要下一级栅极驱动单元的输出情况下实现本级栅极驱动单元的自复位，减小了上下两级栅极驱动单元的互相影响从而提升了栅极驱动电路的容错能力。

进一步的，参照图2所示，上述输入模块11包括：第一晶体管T1和第二晶体管T2。

第一晶体管T1的第一端与第一晶体管T1的栅极均连接第一电平端V1，第一晶体管T1的第二端连接第二晶体管T2的第一端。

第二晶体管T2的第二端连接第一节点a，第二晶体管T2的栅极连接信号输入端Input。

上述控制模块12包括：第三晶体管T3、第四晶体管T4、第五晶体管T5以及第一电容C1。

第三晶体管T3的第一端连接第一电平端V1，第三晶体管T3的第二端连接第二节点b，第三晶体管T3的栅极连接第一时钟信号端CLKB。

第四晶体管T4的第一端连接第二节点b，第四晶体管T4的第二端连接第二电平端V2，第四晶体管T4的栅极连接信号输入端Input。

第五晶体管T5的第一端连接第二节点b，第五晶体管T5的第二端连接第二电平端V2，第五晶体管T5的栅极连接信号输出端Output。

第一电容C1的第一端连接第二节点b，第一电容C1的第二端连接第二电平端V2。

上述储能模块13包括：第二电容C2。

第二电容C2的第一极连接第一节点a，第二电容C2的第二极连接信号输出端Output。

上述复位模块14包括：第六晶体管T6和第七晶体管T7。

第六晶体管T6的第一端连接第一节点a，第六晶体管T6的第二端连接第二电平端V2，第六晶体管T6的栅极连接第二节点b。

第七晶体管T7的第一端连接信号输出端Output，第七晶体管T7的第二端连接第二电平端V2，第七晶体管T7的栅极连接第二节点b。

上述输出模块15包括：第八晶体管T8。

第八晶体管T8的第一端连接第二时钟信号端CLK，第八晶体管T8的第二端连接信号输出端Output，第八晶体管T8的栅极连接第一节点a。

可选的，上述输出模块15还包括：第九晶体管T9。

第九晶体管T9的第一端连接第二时钟信号端CLK，第九晶体管T9的第二端与第九晶体管T9的栅极均连接信号输出端Output。

通过第九晶体管T9可以在信号输出端Output输出高电平信号时导通第九晶体管T9从而增强了本级栅极驱动单元的输出驱动能力。

需要说明的是，本发明实施例中的各晶体管均为N型晶体管或者各晶体管均为P型晶体管。

本发明再一实施例提供一种栅极驱动单元的驱动方法，用于驱动上述实施例中的栅极驱动单元进行显示，参照图3所示为显示阶段的时序状态示意图，其中，以图2中所有开关晶体管均为高电平导通的N型晶体管为例进行说明；图3中包含信号输入端Input的输入信号、第一时钟信号端CLKB的第一时钟信号、第二时钟信号端CLK的第二时钟信号、第一节点a的电压、第二节点b的电压、信号输出端Output的输出信号的时序状态，其中，在显示阶段时第一电平端V1与第二电平端V2均提供稳定电压，示例性的，第一电平端V1的电压可以为12V，第二电平端V2的电压可以为0V，第二电平端V2还可以接地。如图3所示，显示阶段包括五个时序状态，包括：第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4以及第五阶段t5。

进一步的，参照图4所示为本发明实施例提供的栅极驱动单元的驱动方法的步骤流程图。

S1、第一阶段，输入模块在信号输入端的输入信号的控制下将第一节点的电压与第一电平端的电压拉齐；控制模块在信号输入端的输入信号、信号输出端的输出信号的控制下将第二节点的电压与第二电平端的电压拉齐。

具体的，第一阶段t1，因为信号输入端Input的输入信号与第一时钟信号端CLKB的第一时钟信号均为高电平，所以第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4导通，通过设置第三晶体管T3、第四晶体管T4的尺寸比例，使第一电容C1通过第四晶体管T4放电从而使得第二节点b为低电平，因为第二节点b为低电平，所以第六晶体管T6、第七晶体管T7截止保证栅极驱动单元正常输出，因为第一晶体管T1、第二晶体管T2导通，所以第二电容C2进行充电使得第一节点a为高电平，因此第八晶体管T8导通，又因为第二时钟信号端CLK的第二时钟信号为低电平，所以信号输出端Output输出为低电平，所以第五晶体管T5截止，此阶段又称为预充电阶段。

S2、第二阶段，输出模块在第一节点的电压的控制下将第二时钟信号端的第二时钟信号在信号输出端输出；控制模块在信号输入端的输入信号、信号输出端的输出信号的控制下将第二节点的电压与第二电平端的电压拉齐；储能模块使第一节点的电压与信号输出端的电压发生等势跳变。

具体的，第二阶段t2，因为信号输入端Input的输入信号与第一时钟信号端CLKB的第一时钟信号均为低电平，所以第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4截止，由于第二电容C2的自举效应，a点电位被进一步被拉升，因此第八晶体管T8被充分导通，因为第三晶体管T3截止，所以第二节点b为低电平，第六晶体管T6、第七晶体管T7截止保证栅极驱动单元正常输出，又因为第二时钟信号端CLK的第二时钟信号为高电平，第八晶体管T8导通，所以信号输出端Output输出第二时钟信号端CLK的第二时钟信号；因为信号输出端Output输出高电平，所以第五晶体管T5导通，进一步保证第二节点b为低电平；此阶段又称为输出阶段。

需要说明的是，当信号输出端Output的输出信号为高电平时，第五晶体管T5导通，进一步保证了第二节点b为低电平，同时第九晶体管T9导通，增强了栅极驱动单元的输出驱动能力。

S3、第三阶段，控制模块在第一时钟信号端的第一时钟信号、信号输入端的输入信号以及信号输出端的输出信号的控制下将第二节点的电压与第一电平端的电压拉齐；复位模块在第二节点的电压的控制下将第一节点的电压与第二电平端的电压拉齐以及将信号输出端的电压与第二电平端的电压拉齐。

具体的，第三阶段t3，因为信号输入端Input的输入信号与第二时钟信号端CLK的第二时钟信号均为低电平，第一时钟信号端CLKB的第一时钟信号为高电平，所以第三晶体管T3导通，第二晶体管T2，第四晶体管T4，第五晶体管T5，第八晶体管T8，第九晶体管T9截止，因此第二节点b电位上升，同时第一电容C1通过第三晶体管T3充电，由于第二节点b的电位上升为高电平，所以第六晶体管T6与第七晶体管T7导通，第一节点a与信号输出端Output的输出信号的电位均被拉低，保持低电平，因此第一节点a与信号输出端Output在此阶段均被复位，此阶段又称为复位阶段。

进一步的，参照图3所示，在第四阶段t4与第五阶段t5中，由于第一电容C1的作用使得第二节点b保持高电平，因此第一节点a与信号输出端Output的输出信号为低电平，从而使得信号输入端Input也为低电平，第一时钟信号端CLKB的第一时钟信号与第二时钟信号端CLK的第二时钟信号保持相位相反并对栅极驱动单元提供时钟信号。

再进一步的，上述实施例中的栅极驱动单元中所有晶体管还可以均为低电平导通的P型晶体管，若所有晶体管均为P型晶体管，则只需要重新调整栅极驱动单元各个输入信号的时序状态即可，例如：将图3中时钟信号端的时钟信号调整为相反的相位，其他信号也调整为相位相反的时序信号，上述栅极驱动单元中也可以同时采用N型晶体管和P型晶体管，此时需保证栅极驱动单元中通过同一个时序信号或电压控制的晶体管需要采用相同的类型，当然这都是本领域的技术人员依据本发明的实施例可以做出的合理变通方案，因此均应为本发明的保护范围，然而考虑到晶体管的制程工艺，由于不同类型的晶体管的有源层掺杂材料不相同，因此反相器中采用统一类型的晶体管更有利于栅极驱动单元的制程工艺。

本发明实施例提供的栅极驱动单元的驱动方法可以使本级栅极驱动单元在不需要下一级栅极驱动单元的输出情况下实现本级栅极驱动单元的自复位，减小了上下两级栅极驱动单元的互相影响从而提升了栅极驱动电路的容错能力。

本发明再一实施例提供一种栅极驱动电路，参照图5所示，包括至少两个级联的栅极驱动单元。

第1级栅极驱动单元的信号输入端连接帧起始信号端STV，第1级栅极驱动单元的信号输出端连接第2级栅极驱动单元的信号输入端。

第n级栅极驱动单元的信号输入端连接第n-1级栅极驱动单元的信号输出端，第n级栅极驱动单元的信号输出端连接第n+1级栅极驱动单元的信号输入端。

其中，n为大于1的整数。

具体的，参照图5所示，该栅极驱动电路包括若干个级联的栅极驱动单元，其中，第1级栅极驱动单元的信号输入端Input连接帧起始信号端STV，第1级栅极驱动单元的信号输出端Output连接第2级栅极驱动单元的信号输入端和栅线G1，第2级栅极驱动单元的信号输出端连接第3级栅极驱动单元的信号输入端和栅线G2，该栅极驱动电路的其他的栅极驱动单元依照第2级栅极驱动单元的方式连接，第n级栅极驱动单元的信号输出端连接第n+1级栅极驱动单元的信号输入端和栅线Gn。

每个栅极驱动单元都连接第一时钟信号端CLKB和第二时钟信号端CLK，参照图5所示，通过两个系统的时钟信号clock1和clock2向每个栅极驱动单元连接的时钟信号端提供时钟信号，其中,clock1与clock2的相位相反，且clock1与clock2均为占空比为50％的时钟信号。第1级栅极驱动单元的第二时钟信号端CLK输入clock1，第一时钟信号端CLKB输入clock2，第2级栅极驱动单元的第二时钟信号端CLK输入clock2，第一时钟信号端CLKB输入clock1；对于第n级栅极驱动单元，当n为奇数时，第n级栅极驱动单元的第二时钟信号端输入clock1，第一时钟信号端CLKB输入clock2；当n为偶数时，第n级栅极驱动单元的第二时钟信号端输入clock2，第一时钟信号端CLKB输入clock1；图5中以n为偶数为例进行说明。

本发明实施例提供的栅极驱动单元包括：输入模块、控制模块、储能模块、复位模块以及输出模块，通过本发明实施例提供的栅极驱动电路可以使本级栅极驱动单元在不需要下一级栅极驱动单元的输出情况下实现本级栅极驱动单元的自复位，减小了上下两级栅极驱动单元的互相影响从而提升了栅极驱动电路的容错能力。

本发明一实施例提供一种显示装置，包括上述实施例提供的栅极驱动电路。

另外，显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。