支持压力测试的具有栅极钳位的驱动器电路的制作方法
【技术领域】
[0001] 本发明总体上涉及一种电子电路，尤其涉及驱动器电路。
【背景技术】
[0002] 本领域技术人员熟悉在高端驱动器、低端驱动器或半桥驱动器拓扑中采用NMOS功率晶体管的驱动器电路的设计和实施方式。例如，在高端实施方式中，NMOS功率晶体管 的漏极端子禪合至供给电压节点，并且NMOS功率晶体管的源极端子禪合至所要驱动的输 出节点。NMOS功率晶体管的栅极端子被禪合W接收栅极控制信号，其电压水平对该NOMOS 晶体管被导通或关断的程度进行控制。
[0003] 许多常见设计要求与驱动器电路的设计相关联，诸如：确保NMOS晶体管的最低导 通电阻，栅极控制信号需要具有高电压并且优选地该电压是准确的；b)在诸如具有作为电 机驱动器应用的半桥式拓扑的一些专用应用中，可能需要对输出节点处的电流进行限制； C)提供内置栅极压力电路W确保驱动器电路的鲁棒操作；d)对NMOS晶体管的栅极至源极 电压进行控制在需要在一些条件下（诸如具有快速瞬态）使用谢位电路；W及e)确保谢位 电路并不影响栅极压力测试。
[0004] 满足W上的所有常见设计要求已经被证明对于电路设计人员而言是一项困难的 任务。例如，如果电路设计人员使用不准确的栅极谢位，则谢位电压将会由于温度和工艺角 变化而表现出宽的操作电压范围。实际上，在一些情况下，该变化可能重叠至驱动器电路的 正常工作范围之内并且会延伸通过晶体管设备的绝对最大额定值（AMR)。如果设计人员另 外选择准确的栅极谢位，则电路设计变得非常复杂，送部分是由于需要实施在输出上具有 额外偏置电流的额外电路装置。再进一步地，需要复杂的电路装置而在压力测试期间将驱 动器控制电路装置从NMOS晶体管的栅极端子断开连接并且进一步将谢位电路断开连接。
[0005] 因此，本领域需要一种利用NMOS功率晶体管的驱动器电路，该电路具有在正常工 作模式期间和栅极压力测试模式期间都支持栅极保护（谢位）的栅极谢位。
【发明内容】
[0006] 在一个实施例中，一种电路包括；生成器电路，被配置为在基准节点接收基准电压 并且输出控制信号W便施加于功率晶体管的栅极端子；第一电流源，被配置为生成第一电 流W便施加于所述基准节点；第二电流源，被配置为生成第二电流；开关电路，被配置为响 应于栅极压力测试使能信号而选择性地将第二电流禪合至所述基准节点；第一电阻器，禪 合在基准节点和功率晶体管的驱动节点之间，基准电压跨接该第一电阻器而生成；其中所 述基准电压是可变的，其在压力测试未被使能时具有作为第一电流的函数的较低值并且在 栅极压力测试被使能时具有作为第一和第二电流的函数的较高值；和谢位电路，禪合在所 述基准节点和功率晶体管的栅极端子之间并且被配置为施加作为基准电压的函数的谢位 电压。
[0007] 在一个实施例中，一种电路包括；生成器电路，被配置为在基准节点接收基准电压 并且输出控制信号W便施加于被配置为驱动输出节点的功率晶体管的栅极端子；第一晶体 管；第二晶体管；其中所述第一和第二晶体管的源极-漏极路径串联禪合在所述基准节点 和功率晶体管的栅极端子之间；第H晶体管，与第二晶体管相禪合W形成电流镜像电路； 和第四晶体管，具有禪合在功率晶体管的栅极端子和输出节点之间的源极-漏极路径W及 禪合至电流镜像电路的输出的栅极端子。
[0008] 在一个实施例中，一种用于具有栅极端子和输出端子的功率晶体管的驱动电路， 包括；生成器电路，被配置为对功率晶体管的栅极端子施加驱动控制信号W便驱动所述输 出端子；基准电压生成器，被配置为在基准节点生成基准电压，该基准电压具有作为控制信 号的基准的第一电压值W及用于在压力测试期间使用的更高的第二值；禪合在基准节点和 功率晶体管的栅极端子之间的电路装置，所述电路装置可操作W用作可变栅极谢位电路， 其表现出；第一谢位电压，其在生成器电路施加控制信号时被施加W对功率晶体管的栅极 处的电压进行谢位；和更高的第二谢位电压，其在生成器电路在栅极压力测试模式期间从 功率晶体管的栅极断开连接时被施加W对功率晶体管的栅极处的电压进行谢位。
【附图说明】
[0009] 为了更为完整地理解本公开内容及其优势，现在参考W下结合附图所进行的描 述，其中：
[0010] 图IA图示正常工作模式期间的驱动器电路的配置；
[0011] 图IB图示栅极压力测试模式期间的驱动器电路的配置；和
[0012] 图2图示驱动器电路的电路图。
【具体实施方式】
[0013] 现在参考图1A，其图示正常工作模式期间（即，当进行操作W对负载进行驱动时） 的驱动器电路10的配置。驱动器电路10包括NMOS功率晶体管12。NMOS功率晶体管12 的漏极值）端子禪合至供给电压节点14,并且NMOS功率晶体管的源极（巧端子禪合至所 要驱动的输出节点（〇UT)16。在所图示的实施例中，并且仅作为示例并非局限或限制，驱动 器电路10是高端驱动器并且供给电压节点14是正供给电压VB。NMOS功率晶体管的栅极 (G)端子禪合至传送栅极控制信号的控制信号线路18。
[0014] 线路18上的栅极控制信号由VGS生成器电路20所生成。用于VGS生成器电路的 操作的基准电压（RE巧由电流源22所生成，其被配置为输出跨电阻器Rl而施加的固定基 准电流II。电流源22例如可W生成作为带隙电压（VBG)的函数的固定基准电流Il而使得 Il=VBG/RBG(RBG包括带隙电路电阻且VGB= 1. 25V)。电阻器Rl禪合在在其处生成基准 电压触巧的节点24与输出节点16之间。电流源22禪合在在其处生成基准电压触巧 的节点24与供给节点26之间。在所图示的实施例中，并且仅作为示例，供给节点26是电 荷泉电路（未明确示出）所生成的正供给电压VCP，其中VCP>VB(例如，VCP=VB+10V)， 而使得来自VGS生成器电路20的栅极控制信号输出能够超过NMOS功率晶体管12的漏极 端子处的电压。
[001引VGS生成器电路20对输入信号（IN)进行响应并且生成具有等于基准电压触巧 的最大电压的栅极控制信号。VGS谢位电路30禪合在NMOS功率晶体管12的栅极端子和源 极端子之间，并且用来将栅极端子上的最大电压谢位为大于基准电压（RE巧但是小于NMOS功率晶体管12的绝对最大额定（AMR)电压的数值。
[0016] 现在参考图1B，其图示了栅极压力测试模式期间的驱动器电路的配置。该电路响 应于压力使能信号巧脚而进入压力测试模式，该压力使能信号将VGS生成器电路20的输 出从NMOS功率晶体管12的栅极端子断开连接（响应于信号EN/bar)，从而使得栅极端子 浮动，并且将压力电压生成器32连接在NMOS功率晶体管12浮动的栅极端子和源极端子之 间。电压生成器32生成压力电压（Vst)，其被施加W对NMOS功率晶体管12的浮动栅极端 子施加压力。压力电压（Vst)应当超过基准电压（RE巧并且进一步应当优选地超过NMOS 功率晶体管12的绝对最大额定（AMR)电压。在送样的情况下，VGS谢位电路30进一步通 过从NMOS功率晶体管12的浮动栅极端子断开连接或者可替换地表现出超过绝对最大额定 (AMR)电压的谢位电压而对压力使能信号巧脚进行响应。
[0017] 现在参考图2,其图示了驱动器电路110的电路图。驱动器电路110包括NMOS功 率晶体管112。NMOS功率晶体管112的漏极值）端子禪合至供给电压节点114,并且NMOS 功率晶体管的源极（巧端子禪合至所要驱动的输出节点（OUT)。在所图示的实施例中，并 且仅作为示例而非限制，驱动器电路110是高端驱动器而供给电压节点114是正供给电压 VB。NMOS功率晶体管的栅极（G)端子禪合至传送栅极控制信号的控制信号线路118。
[0018] 线路118上的栅极控制信号由VGS生成器电路120所生成。具有用于VGS生成器 电路的操作的较低的第