一电压值（Vl)的可变基准电压（VarRE巧由第一电流源122所生 成，第一电流源122被配置为输出跨电阻器Rl所施加的固定基准电流II。电流源122例如 可W生成作为带隙电压（VBG)的函数的固定基准电流Il而使得Il=VBG/RBG1 (RBGl包括 第一带隙电路电阻且VGB= 1. 25V)。电阻器Rl禪合在在其处生成可变基准电压（VarRE巧 的节点124与输出节点116之间。第一电流源122禪合在在其处生成基准电压触巧的节 点124与供给节点126之间。在所图示的实施例中，并且仅作为示例，供给节点126是由电 荷泉电路（未明确示出）所生成的正供给电压VCP，其中VCP>VB(例如，VCP=VB+10V)， 而使得来自VGS生成器电路120的栅极控制信号输出能够超过NMOS功率晶体管112的漏 极端子处的电压。
[0019]VGS生成器电路对输入信号（IN)进行响应，并且生成具有等于可变基准电压 (VarRE巧较低的第一电压值（Vl)的最大电压的栅极控制信号。
[0020] VGS谢位电路130禪合在NMOS功率晶体管112的栅极端子和源极端子之间，并且 在正常模式中用来将栅极端子上的最大电压谢位为大于基准电压（RE巧但是小于NMOS功 率晶体管112的绝对最大额定（AMR)电压的值。VGS谢位电路130包括NMOS晶体管132和 PMOS晶体管134,具有串联禪合在在其处生成可变基准电压（VarRE巧的节点124与在NMOS 功率晶体管112的栅极（G)端子处的线路118之间的源极-漏极路径。在该配置中，晶体 管132和134的源极在节点136禪合在一起。NMOS晶体管132的栅极端子禪合至NMOS功 率晶体管112的栅极似端子处的线路118。PMOS晶体管134的栅极端子禪合至节点136。 在正常操作模式中，晶体管132和134都被关断并且它们的体二极管（未明确示出）防止 在NMOS功率晶体管112的栅极（G)端子和节点124之间的电流流动。然而，如W下将要描 述的，当用作谢位电路时，晶体管132和134导通。
[0021]VGS谢位电路130进一步包括PMOS晶体管138,其源极-漏极路径在NMOS功率晶 体管112的栅极似端子处的线路118和输出节点伽T) 116之间、在节点140处电阻器R2 串联禪合。PMOS晶体管138的栅极端子禪合至PMOS晶体管134的栅极端子而形成电流镜 像电路142。VGS谢位电路130进一步包括NMOS晶体管144,其漏极端子禪合至NMOS功率 晶体管112的栅极（G)端子处的线路118,并且其源极端子禪合至输出节点（OUT) 116。NMOS 晶体管144的栅极端子禪合至节点140。
[0022] 驱动器电路110进一步包括栅极压力电路132,栅极压力电路132包括被配置为生 成固定基准电流12的第二电流源150。电流源150例如可W生成作为带隙电压（VBG)的函 数的固定基准电流12而使得12 =VBG/RBG2 (RBG2包括第二带隙电路电阻且VGB= 1. 25V)。 开关电路152禪合在第二电流源150的输出和在其处生成可变基准电压（VarRE巧的节点 124之间。开关电路152由压力使能信号巧脚所控制，其在压力测试模式期间有选择地连 接电流12而与节点124处的电流Il相加W便跨电阻器Rl进行施加，W生成用于可变基准 电压（VarRE巧的较高的第二电压值（V2)。
[0023] 在当压力使能信号巧脚例如处于逻辑低时的驱动器电路110的正常操作模式中， 开关电路152开路并且仅跨电阻器Rl在节点124施加电流Il而生成等于较低的第一电压 值（Vl)的可变基准电压（VarRE巧，其中：
[00巧]VGS谢位电路130表现出依据W下等式的作为晶体管132和134的函数的谢位电 压VClamp:
[0027] 可W通过调节晶体管132的大小而使得漏极至源极电压非常小。电压VGB是稳定 的。因此，谢位电压VClamp的量级主要被晶体管134的栅极至源极电压W及施加于带隙电 压VBG的缩放比例巧1/RBG1)所影响。
[002引当NMOS功率晶体管112的栅极至源极电压（VVeuT)小于VClamp时，晶体管132、 134、138和144被关断。与晶体管132和134相关联的寄生体二极管用来阻止电流从节点 124向NMOS功率晶体管112的栅极似端子处的线路118进行流动。VGS谢位电路130因 此并不影响NMOS功率晶体管112的栅极（G)端子，并且进而并不向输出节点（OUT) 116注 入电流。
[002引然而，当NMOS功率晶体管112的栅极至源极电压（Ve-V^T)超过VClamp时，电流通 过晶体管132和134从NMOS功率晶体管112的栅极似端子处的线路118朝向节点124 流动。该电流被通过晶体管138的电流镜像142所镜像并且跨电阻器R2所施加，送增大了 节点140处的电压。当跨电阻器R2的压降上升至足够的水平时，晶体管144导通而将NMOS 功率晶体管112的栅极（G)端子拉下。NMOS功率晶体管112的栅极（G)端子处的电压因 此被谢位为较低的第一电压值（VI)。在优选实施例中，电阻器R2具有非常高的数值（例 女口，~兆欧姆）。
[0030] 在当压力使能信号巧脚例如处于逻辑高时的驱动器电路110的栅极压力测试模 式中，开关电路152闭合并且跨电阻器Rl在节点124施加电流Il和电流12而生成等于较 高的第二电压值（V2)的可变基准电压（VarRE巧，其中：
[003引逻辑高的压力使能信号巧脚将VGS生成器电路120的输出从NMOS功率晶体管 112的栅极端子断开连接（响应于信号EN/bar)，从而使得晶体管112的栅极端子浮动。此 时，可W使用压力测试电压源（例如，参见图IB中的标记32)将压力测试电压施加于栅极 端子。处于较高的第二值（V2)的可变基准电压（VarRE巧用来提升在谢位电路130另一侧 上的电压并且增大VClamp电压。送确保了谢位电路不会在压力测试电压（Vst)被电源32 施加于晶体管112的栅极端子时不合需要地导通。
[0033] 如果NMOS功率晶体管112的栅极至源极电压（Ve-VwT)小于增大后的VClamp水 平，则晶体管112的栅极端子上没有电流并且因此谢位电路130对于栅极压力测试模式没 有影响。
[0034] 如果NMOS功率晶体管112的栅极至源极电压（Ve-V^T)超过增大后的VClamp水 平，则尽管施加了压力测试电压，电流仍然通过晶体管134和144而从晶体管112的栅极端 子流向节点124而将栅极电压谢制在增大后的VClamp水平。
[0035] 驱动器电路表现出了多种优势；a)由于对于基准电压而言仅存在一条电流路径， 所W该电路将基准和谢位融合在一起W减小输出上的电流；b)由于晶体管132和134通过 两个背靠背二极管提供隔离而使得谢位电路仅在栅极电压超过可变基准电压（VarRE巧时 才活跃，从而与节点124相关的谢位对于AMR、栅极至源极电压、栅极压力测试W及正常工 作的所有情形而言都具有足够的准确度，并且进一步地谢位并不影响正常工作；C)电路通 过增大节点124上的偏置而W栅极压力测试进行操作而将谢位水平提高至所期望的值，同 时避免了断开连接的电路配置；d)电路的MOSFET设备（132、134、138)并不需要对栅极至 源极电压进行额外保护（它们是自行保护的）。
[0036] 本领域技术人员将会注意到，当谢位电路被激活时存在两个回路。存在负反馈回 路，其具有从晶体管122的栅极端子经由晶体管138和144W及电阻器R2到输出节点116 的电流。还存在正反馈回路，其具有从晶体管112的栅极到节点124的电流，其将使得节点 124处的电压有所增大并且因此提高谢位电压水平。正反馈电流在负反馈电流之前传导。 通过对电阻器Rl和晶体管144的值进行适当设置，即使非常小的正向nA电流也能够通过 晶体管144产生数HiA的下拉电流。谢位动作足