移位寄存器单元、驱动方法、GOA电路和显示装置与流程

本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元、驱动方法、GOA电路和显示装置。

背景技术：

随着目前的显示面板分辨率越来越高，显示面板的栅极驱动和源极驱动的输出较多，驱动电路长度增加会增加Bonding(绑定)。为了解决以上问题面板厂商越来越多采用GOA(Gate On Array，阵列基板行驱动)技术，这样不仅可以省去栅极驱动电路Bonding，还可以实现显示面板窄边框设计。

目前现有的GOA电路设计较复杂(时钟信号多，采用的TFT(薄膜晶体管)多)，噪声明显，功耗高。同时IGZO(indium gallium zinc oxide，铟镓锌氧化物)TFT的阈值电压Vth可能为负，因此采用传统GOA设计可能会出现TFT无法关紧，漏电流较大的问题。

技术实现要素：

本发明的主要目的在于提供一种移位寄存器单元、驱动方法、GOA电路和显示装置，解决现有技术的GOA电路噪声明显、功耗高，并漏电流较大的问题。

为了达到上述目的，本发明提供了一种移位寄存器单元，包括：

起始模块，分别与第一时钟信号输出端、起始信号输出端、上拉节点和上拉维持节点连接，用于当所述第一时钟信号输出端输出高电平时，控制所述起始信号输出端、所述上拉节点和所述上拉维持节点相互连接；

上拉节点电位维持模块，分别与所述上拉节点和所述上拉维持节点连接，用于在输出阶段当所述上拉节点的电位为高电平时控制所述上拉维持节点的电位为高电平，以避免所述上拉节点的电位由于漏电而降低；

存储模块，连接于所述上拉节点和进位信号输出端之间；

进位信号输出模块，分别与所述上拉节点、所述进位信号输出端、所述第一时钟信号输出端、第二时钟信号输出端和第一低电平输出端连接，用于当所述上拉节点的电位为高电平时控制所述进位信号输出端与所述第二时钟信号输出端连接，当所述第一时钟信号输出端输出高电平时控制所述进位信号输出端与所述第一低电平输出端连接；以及，

栅极驱动信号输出模块，分别与所述上拉节点、高电平输出端、栅极驱动信号输出端与第二低电平输出端连接，用于当所述上拉节点的电位为高电平时控制所述栅极驱动信号输出端与所述高电平输出端连接，当所述第一时钟信号输出端输出高电平时控制所述栅极驱动信号输出端与所述第二低电平输出端连接；

第一时钟信号和第二时钟信号反相。

实施时，第一低电平输出端输出的第一低电平小于第二低电平输出端输出的第二低电平。

实施时，所述起始模块包括：

第一晶体管，栅极与所述第一时钟信号输出端连接，第一极与起始信号输出端连接，第二极与所述上拉维持节点连接；以及，

第二晶体管，栅极与所述第一时钟信号输出端连接，第一极与所述上拉维持节点连接，第二极与所述上拉节点连接；

所述存储模块包括：存储电容，第一端与所述上拉节点连接，第二端与进位信号输出端连接。

实施时，所述上拉节点电位维持模块包括：

第三晶体管，栅极与所述上拉节点连接，第一极与所述上拉维持节点连接，第二极与所述第二时钟信号输出端连接。

实施时，所述进位信号输出模块包括：

第四晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输出端连接，第二极与所述进位信号输出端连接；以及，

第五晶体管，栅极与所述第一时钟信号输出端连接，第一极与所述进位信号输出端连接，第二极与所述第一低电平输出端连接；

所述第四晶体管的宽长比大于第五晶体管的宽长比。

实施时，所述进位信号输出模块包括：

第六晶体管，栅极与所述上拉节点连接，第一极与所述高电平输出端连接，第二极与所述栅极驱动信号输出端连接；以及，

第七晶体管，栅极与所述第一时钟信号输出端连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第二低电平输出端连接；

所述第六晶体管的宽长比大于预定第七晶体管的宽长比。

实施时，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管都为n型晶体管。

本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，包括：在每一显示周期，

在起始时间段，第一时钟信号和起始信号都为高电平，第二时钟信号为低电平，起始模块控制起始信号输出端、上拉节点和上拉维持节点相互连接，以控制所述上拉节点的电位为高电平，进位信号输出模块控制进位信号输出端输出第一低电平，栅极驱动信号输出模块控制栅极驱动信号输出端输出第二低电平；

在输出时间段，第一时钟信号和起始信号都为低电平，第二时钟信号为高电平，进位信号输出模块控制进位信号输出端输出高电平，存储模块自举拉升所述上拉节点的电位，上拉节点电位维持模块控制所述上拉维持节点的电位为高电平，从而避免所述上拉节点的电位由于漏电而降低；

在复位时间段，第一时钟信号为高电平，起始信号和第二时钟信号都为低电平，起始模块控制起始信号输出端、上拉节点和上拉维持节点相互连接，以使得所述上拉节点的电位为低电平，进位信号输出模块在第一时钟信号的控制下控制进位信号输出端输出第一低电平，栅极驱动信号输出模块控制栅极驱动信号输出端输出第二低电平。

本发明还提供了一种GOA电路，包括多个级联的上述的移位寄存器单元，

除了第一级移位寄存器单元之外，每一级移位寄存器单元的起始信号输出端都与相邻上一级移位寄存器单元的进位信号输出端连接。

本发明还提供了一种显示装置，包括上述的GOA电路。

与现有技术相比，本发明所述的移位寄存器单元、驱动方法、GOA电路和显示装置在起始阶段通过进位信号输出模块控制进位信号输出端输出第一低电平，通过栅极驱动信号输出模块控制栅极驱动信号输出端输出第二低电平，避免噪声干扰；本发明实施例所述的移位寄存器单元在输出阶段通过上拉节点维持模块控制上拉维持节点的电位为高电平，从而能够避免漏电；并且，本发明实施例所述的移位寄存器单元中的栅极驱动信号输出模块与高电平输出端连接，采用高电平直流供给，减小动态功耗。

附图说明

图1是本发明实施例所述的移位寄存器单元的结构图；

图2是本发明另一实施例所述的移位寄存器单元的结构图；

图3是本发明所述的移位寄存器单元的一具体实施例的电路图；

图4是本发明如图3所示的移位寄存器单元的具体实施例的工作时序图；

图5是本发明实施例所述的GOA电路的结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明实施例所述的移位寄存器单元包括：

起始模块11，分别与第一时钟信号输出端CLK1、输出起始信号STV的起始信号输出端、上拉节点PU和上拉维持节点PUCN连接，用于当所述第一时钟信号输出端CLK1输出高电平时，控制所述起始信号输出端、所述上拉节点PU和所述上拉维持节点PUCN相互连接；

上拉节点电位维持模块12，分别与所述上拉节点PU和所述上拉维持节点PUCN连接，用于在输出阶段当所述上拉节点PU的电位为高电平时控制所述上拉维持节点PUCN的电位为高电平，以避免所述上拉节点PU的电位由于漏电而降低；

存储模块13，连接于所述上拉节点PU和进位信号输出端CR之间；

进位信号输出模块14，分别与所述上拉节点PU、所述进位信号输出端CR、所述第一时钟信号输出端CLK1、第二时钟信号输出端CLK2和输出第一低电平VSSL的第一低电平输出端连接，用于当所述上拉节点PU的电位为高电平时控制所述进位信号输出端CR与所述第二时钟信号输出端CLK3连接，当所述第一时钟信号输出端CLK1输出高电平时控制所述进位信号输出端CR与所述输出第一低电平VSSL的第一低电平输出端连接；以及，

栅极驱动信号输出模块15，分别与所述上拉节点PU、输出高电平VDD的高电平输出端、栅极驱动信号输出端OUT与输出第二低电平VSS的第二低电平输出端连接，用于当所述上拉节点PU的电位为高电平时控制所述栅极驱动信号输出端OUT与所述输出高电平VDD的高电平输出端连接，当所述第一时钟信号输出端CLK1输出高电平时控制所述栅极驱动信号输出端OUT与所述输出第二低电平VSS的第二低电平输出端连接；

CLK1输出的第一时钟信号和CLK2输出的第二时钟信号反相。

本发明实施例所述的移位寄存器单元包括起始模块、上拉节点维持模块、存储模块、进位信号输出模块和栅极驱动信号输出模块；本发明实施例所述的移位寄存器单元结构简单，能够降低信号噪声、降低功耗，减少漏电流。

在具体实施时，本发明实施例所述的移位寄存器单元在起始阶段通过进位信号输出模块控制进位信号输出端输出第一低电平，通过栅极驱动信号输出模块控制栅极驱动信号输出端输出第二低电平，避免噪声干扰；本发明实施例所述的移位寄存器单元在输出阶段通过上拉节点维持模块控制上拉维持节点的电位为高电平，从而避免漏电(如下面的图3所示，在输出阶段，T2的栅极电位为低电平，此时将T2的源极(即上拉维持节点)的电位设置为高电平即可确保T2断开，从而避免漏电)；并且，本发明实施例所述的移位寄存器单元中的栅极驱动信号输出模块与高电平输出端连接，采用VDD直流供给，减小动态功耗。

优选的，第一低电平输出端输出的第一低电平VSSL小于第二低电平输出端输出的第二低电平VSS。

本发明实施例所述的移位寄存器单元采用两阶低电平，即第一低电平VSSL小于第二低电平VSS，由于本级的起始信号STV是由相邻上一级的进位信号输出端CR提供的，而上拉节点PU在起始阶段的电位是由起始信号STV提供的，因此在起始阶段图2中的T6的栅极电位为第一低电平VSSL，T6的源极电位为第二低电平VSS，T6的栅源电压小于0，则可以保证在起始阶段T6断开，避免漏电。

本发明实施例所述的移位寄存器单元采用双时钟控制技术以及两阶低电压设计，其中CR为相邻下一级移位寄存器单元提供起始信号。

具体的，如图2所示，所述起始模块11包括：

第一晶体管T1，栅极与所述第一时钟信号输出端CLK1连接，第一极与输出起始信号STV的起始信号输出端连接，第二极与所述上拉维持节点PUCN连接；以及，

第二晶体管T2，栅极与所述第一时钟信号输出端CLK1连接，第一极与所述上拉维持节点PUCN连接，第二极与所述上拉节点PU连接；

所述存储模块包括：存储电容C，第一端与所述上拉节点PU连接，第二端与进位信号输出端CR连接。

在图2所示的实施例中，T1和T2都为n型晶体管，当第一极为源极时，第二极为漏极；当第一极为漏极时，第二极为源极。

具体的，所述上拉节点电位维持模块可以包括：

第三晶体管，栅极与所述上拉节点连接，第一极与所述上拉维持节点连接，第二极与所述第二时钟信号输出端连接。

具体的，所述进位信号输出模块可以包括：

第四晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输出端连接，第二极与所述进位信号输出端连接；以及，

第五晶体管，栅极与所述第一时钟信号输出端连接，第一极与所述进位信号输出端连接，第二极与所述第一低电平输出端连接；

所述第四晶体管的宽长比大于所述第五晶体管的宽长比，以使得在输出阶段进位信号输出端可以全摆幅输出第二时钟信号。

具体的，所述进位信号输出模块可以包括：

第六晶体管，栅极与所述上拉节点连接，第一极与所述高电平输出端连接，第二极与所述栅极驱动信号输出端连接；以及，

第七晶体管，栅极与所述第一时钟信号输出端连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第二低电平输出端连接；

所述第六晶体管的宽长比大于所述第七晶体管的宽长比，这样在输出阶段栅极驱动信号输出端可以全摆幅输出高电平VDD，功耗极低，噪声小。

在具体实施时，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管都为n型晶体管。

下面通过一具体实施例来说明本发明所述的移位寄存器单元。

如图3所示，本发明所述的移位寄存器单元的一具体实施例包括起始模块、上拉节点电位维持模块、存储模块、进位信号输出模块以及栅极驱动信号输出模块，其中，

所述起始模块包括：

第一晶体管T1，栅极与第一时钟信号输出端CLK1连接，漏极与输出起始信号STV的起始信号输出端连接，源极与上拉维持节点PUCN连接；以及，

第二晶体管T2，栅极与所述第一时钟信号输出端CLK1连接，漏极与所述上拉维持节点PUCN连接，源极与上拉节点PU连接；

所述存储模块包括：存储电容C，第一端与所述上拉节点PU连接，第二端与进位信号输出端CR连接；

所述上拉节点电位维持模块包括：

第三晶体管T3，栅极与所述上拉节点PU连接，第一极与所述上拉维持节点PUCN连接，第二极与第二时钟信号输出端CLK2连接；

所述进位信号输出模块包括：

第四晶体管T4，栅极与所述上拉节点PU连接，第一极与所述第二时钟信号输出端CLK2连接，第二极与所述进位信号输出端CR连接；以及，

第五晶体管T5，栅极与所述第一时钟信号输出端CLK1连接，第一极与所述进位信号输出端CR连接，第二极接入第一低电平VSSL；

所述第四晶体管T4的宽长比大于预定宽长比。

所述进位信号输出模块包括：

第六晶体管T6，栅极与所述上拉节点PU连接，第一极接入高电平VDD，第二极与所述栅极驱动信号输出端OUT连接；以及，

第七晶体管T7，栅极与所述第一时钟信号输出端CLK1连接，第一极与所述栅极驱动信号输出端OUT连接，第二极接入第二低电平VSS；

所述第六晶体管的宽长比大于预定宽长比。

在图3所示的移位寄存器单元的具体实施例中，所有的晶体管都为n型晶体管。

如图4所示，本发明如图3所示的移位寄存器单元的具体实施例在工作时，

在起始时间段t1，CLK1输出高电平，STV为高电平，CLK2输出低电平，T1、T2、T5和T7都打开。在起始时间段t1，通过T1和T2写入起始信号STV，提升上拉节点PU的电压，同时通过T5和T7打开，CR输出的进位信号的电位和OUT输出的栅极驱动信号的电位分别被拉低到VSSL、VSS，重新置低PUCN的电位以及OUT输出的栅极驱动信号的电位，避免噪声干扰；

在输出时间段t2，CLK1输出低电平，STV为低电平，CLK2输出高电平，T3、T4和T6都打开；由于在起始时间段t1中PU的电位升高足以打开T4，T4打开，从而使PUCN的电位升高，由于电容耦合作用，随着CR输出的进位信号的电位升高，PU的电位相应升高。由于T6的栅极与PU连接，所以在输出时间段t2内，T6打开，OUT输出的栅极驱动信号的电位为高电平；需要说明的是，T3具有保持PU的电位的作用，减少漏电；

在复位时间段t3，CLK1输出高电平，STV为低电平，CLK2输出低电平，通过T5和T7打开，将CR输出的进位信号的电位、OUT输出的栅极驱动信号的电位分别拉低到VSSL、VSS，将CR输出的进位信号的电位和OUT输出的栅极驱动信号的电位重新置低。

在图3所示的实施例中，T4的宽长比大于T5的宽长比，T6的宽长比大于T7的宽长比。

在具体实施时，VSSL可以为-10V，VSS可以为-5V，VDD可以为25V，当STV为高电平时，STV可以为25V，当STV为低电平时，STV可以为-10V，当CLK1输出高电平时，第一时钟信号可以为25V，当CLK1输出低电平时，第一时钟信号可以为-10V；当CLK2输出高电平时，第二时钟信号可以为25V，当CLK2输出低电平时，第二时钟信号可以为-10V。根据仿真的结果，本发明如图3所示的实施例在工作时，在t1，PU的电位升高到10V，CR输出的进位信号的电位被置低为约-10V，OUT输出的栅极驱动信号的电位被置低为约-2.5V；在t2，PU的电位升高到31V，CR输出的进位信号的电位约为18V，OUT输出的栅极驱动信号的电位为25V，此时T6完全打开，OUT几乎全摆幅输出VDD，功耗极低，驱动电路工作中噪声极小。

本发明实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元；所述驱动方法包括：在每一显示周期，

在起始时间段，第一时钟信号和起始信号都为高电平，第二时钟信号为低电平，起始模块控制起始信号输出端、上拉节点和上拉维持节点相互连接，以控制所述上拉节点的电位为高电平，进位信号输出模块控制进位信号输出端输出第一低电平，栅极驱动信号输出模块控制栅极驱动信号输出端输出第二低电平；

在输出时间段，第一时钟信号和起始信号都为低电平，第二时钟信号为高电平，进位信号输出模块控制进位信号输出端输出高电平，存储模块自举拉升所述上拉节点的电位，上拉节点电位维持模块控制所述上拉维持节点的电位为高电平，从而避免所述上拉节点的电位由于漏电而降低；

在复位时间段，第一时钟信号为高电平，起始信号和第二时钟信号都为低电平，起始模块控制起始信号输出端、上拉节点和上拉维持节点相互连接，以使得所述上拉节点的电位为低电平，进位信号输出模块在第一时钟信号的控制下控制进位信号输出端输出第一低电平，栅极驱动信号输出模块控制栅极驱动信号输出端输出第二低电平。

本发明实施例所述的GOA电路包括多个级联的上述的移位寄存器单元，

除了第一级移位寄存器单元之外，每一级移位寄存器单元的起始信号输出端都与相邻上一级移位寄存器单元的进位信号输出端连接。

如图5所示，标号为S1的为第一级移位寄存器单元，标号为S2的为第二级移位寄存器单元，标号为S3的为第三级移位寄存器单元，标号为S4的为第四级移位寄存器单元，偶数级移位寄存器单元的第一时钟信号输出端CLK1接入第二时钟信号clk2，偶数级移位寄存器单元的第二时钟信号输出端CLK2接入第一时钟信号clk1，除了S1之外，每一级移位寄存器单元的进位信号输出端为相邻下一级移位寄存器单元提供起始信号，在图5中，OUT1为第一级栅极驱动信号输出端，CR1为第一级进位信号输出端，OUT2为第二级栅极驱动信号输出端，CR2为第二级进位信号输出端，OUT3为第三级栅极驱动信号输出端，CR3为第三级进位信号输出端，OUT4为第四级栅极驱动信号输出端，CR4为第四级进位信号输出端。

本发明实施例所述的显示装置包括上述的GOA电路。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。