开关电路、控制单元、显示装置、栅极驱动电路及方法与流程

本发明的实施例涉及一种开关电路、栅极扫描信号控制单元、栅极驱动电路、显示装置及驱动方法。

背景技术：

在显示技术领域，例如液晶显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gate driver On Array)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而例如控制多行栅线依序打开，例如以进行逐行扫描，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。

技术实现要素：

本公开至少一实施例提供一种开关电路，包括栅极扫描信号接收端、第二输出端和第三输出端，所述开关电路的栅极扫描信号接收端接收栅极扫描信号，且配置为在所述栅极扫描信号的控制下将所述栅极扫描信号同时输出至所述第二输出端和所述第三输出端。

例如，在本公开一实施例提供的开关电路还包括反相器子电路、输出控制子电路和输出子电路。所述反相器子电路配置为在所述栅极扫描信号的控制下，对所述开关电路中的第一节点的电平进行控制；所述输出控制子电路配置为在所述第一节点的电平的控制下，将公共电压端输入的公共电压传输至所述第三输出端；所述输出子电路配置为在所述栅极扫描信号的控制下将所述栅极扫描信号同时输出至所述第二输出端和所述第三输出端。

例如，在本公开一实施例提供的开关电路中，所述反相器子电路包括第一晶体管和第二晶体管。所述第一晶体管的栅极和第一极连接，且配置为和第一电压端连接以接收第一电压，所述第一晶体管的第二极和第一节点连接；所述第二晶体管的栅极配置为和所述栅极扫描信号接收端连接以接收所述栅极扫描信号，所述第二晶体管的第一极配置为和所述第一节点连接，所述第二晶体管的第二极配置为和第二电压端连接以接收第二电压。

例如，在本公开一实施例提供的开关电路中，所述输出控制子电路包括第三晶体管。所述第三晶体管的栅极配置为和所述第一节点连接，所述第三晶体管的第一极配置为和所述第三输出端连接，所述第三晶体管的第二极配置为和所述公共电压端连接以接收公共电压。

例如，在本公开一实施例提供的开关电路中，所述输出子电路包括第四晶体管。所述第四晶体管的栅极和第一极彼此电连接，且配置为都和所述栅极扫描信号接收端连接，所述第四晶体管的第二极配置为和所述第三输出端连接。

例如，在本公开一实施例提供的开关电路中，所述反相器子电路还包括第一晶体管、第二晶体管和第五晶体管。所述第一晶体管的栅极和第一极彼此电连接，且配置为都和第一电压端连接以接收第一电压，所述第一晶体管的第二极和第五晶体管的栅极连接；所述第二晶体管的栅极配置为和所述栅极扫描信号接收端连接以接收所述栅极扫描信号，所述第二晶体管的第一极配置为和所述第一节点连接，所述第二晶体管的第二极配置为和第二电压端连接以接收第二电压；所述第五晶体管的栅极配置为和所述第一晶体管的第二极连接，所述第五晶体管的第一极配置为和所述第一电压端连接，所述第五晶体管的第二极配置为和所述第一节点连接。

本公开至少一实施例还提供一种栅极扫描信号控制单元，包括栅极扫描信号产生单元和本公开任一实施例的开关电路。所述栅极扫描信号产生单元包括第一输出端，所述第一输出端配置为输出所述栅极扫描信号；以及所述开关电路的栅极扫描信号接收端与所述第一输出端连接以接收所述栅极扫描信号。

例如，在本公开一实施例提供的栅极扫描信号控制单元中，所述栅极扫描信号产生单元包括级联的移位寄存器单元。

例如，在本公开一实施例提供的栅极扫描信号控制单元中，所述移位寄存器单元包括输入电路、上拉节点复位电路和输出电路。所述输入电路配置为响应于输入信号对上拉节点进行充电；所述上拉节点复位电路配置为响应于复位信号对所述上拉节点进行复位；所述输出电路配置为在所述上拉节点的电平的控制下，将时钟信号输出至所述第一输出端。

例如，在本公开一实施例提供的栅极扫描信号控制单元中，所述移位寄存器单元还包括下拉电路、下拉控制电路、上拉节点降噪电路和输出降噪电路。所述下拉电路配置为在所述上拉节点和下拉控制节点的电平的控制下，对下拉节点的电平进行控制；所述下拉控制电路配置为在所述上拉节点的电平的控制下，对所述下拉控制节点的电平进行控制；所述上拉节点降噪电路配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；所述输出降噪电路配置为在所述下拉节点的电平的控制下，对所述第一输出端进行降噪。

本公开至少一实施例还提供一种栅极驱动电路，包括双侧驱动电路。所述双侧驱动电路每一侧包括多个级联的本公开任一实施例提供的栅极扫描信号控制单元。

本公开至少一实施例还提供一种显示装置，包括本公开一实施例提供的栅极驱动电路。

例如，本公开一实施例提供的显示装置，包括呈阵列分布的多个像素单元、多条栅线和多条公共电极线。每一行像素单元共用同一栅线以及共用同一公共电极线，所述同一栅线电连接到所述双侧驱动电路与该行像素单元对应的栅极扫描信号控制单元的第二输出端，所述同一公共电极线电连接到所述双侧驱动电路与该行像素单元对应的栅极扫描信号控制单元的第三输出端。

例如，在本公开一实施例提供的显示装置中，所述双侧驱动电路的第一侧驱动电路和第二侧驱动电路同时驱动每一行栅线。

本公开至少一实施例还提供一种的栅极驱动电路的驱动方法，包括在所述栅极扫描信号的控制下将所述栅极扫描信号同时输出至所述第二输出端和所述第三输出端。

例如，本公开一实施例提供的栅极驱动电路的驱动方法，包括：在所述栅极扫描信号为第一电平时，所述开关电路的所述第三输出端输出所述公共电压；在所述栅极扫描信号为第二电平时，所述开关电路的所述第二输出端和所述第三输出端输出所述栅极扫描信号。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。

图1为本公开一实施例提供的开关电路的示意图；

图2A为图1中所示的开关电路的一种具体实现示例的电路示意图；

图2B为图1中所示的开关电路的另一种具体实现示例的电路示意图；

图3为本公开一实施例提供的栅极扫描信号控制单元的示意图；

图4为本公开一实施例提供的一种移位寄存器单元的示意图；

图5为本公开一实施例提供的另一种移位寄存器单元的示意图；

图6为图5中所示的移位寄存器单元的电路示意图；

图7为本公开一实施例提供的一种栅极驱动电路的示意图；

图8为对应于图7中所示的栅极驱动电路工作时的信号时序图；

图9和图10分别为图2B中所示的开关电路对应于图8中的电路示意图；

图11为本公开一实施例提供的一种显示装置的示意图；以及

图12为图11所示的显示装置中所示的像素单元的示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

下面通过几个具体的实施例对本公开进行说明。为了保持本发明实施例的以下说明清楚且简明，可省略已知功能和已知部件的详细说明。当本发明实施例的任一部件在一个以上的附图中出现时，该部件在每个附图中由相同的参考标号表示。

在显示面板技术中，为了实现低成本和窄边框，可以采用GOA(Gate driver On Array)技术，即将栅极驱动电路通过薄膜晶体管工艺集成在显示面板上，从而可以实现窄边框和降低装配成本等优势。

随着科学技术的发展和消费者对高画质的需求，显示屏在朝着大尺寸、高分辨率和高扫描频率的方向发展。然而，一方面，由于显示屏尺寸的增加，因此会导致栅极驱动电路的负载增加以及发生由于电阻电容的延迟问题，从而使得LCD在关机时在画面中会出现残影现象以及充电不足现象；另一方面，显示屏分辨率的提高和帧扫描频率的增加会使得每一行像素电路的扫描时间大幅下降，从而也会产生充电不足的风险，因此在有限的行扫描时间内，栅极驱动电压可能不会完成对所选像素行的全部充电。

本公开一实施例提供了一种开关电路，包括栅极扫描信号接收端、第二输出端和第三输出端，开关电路的栅极扫描信号接收端接收栅极扫描信号，且配置为在栅极扫描信号的控制下将栅极扫描信号同时输出至第二输出端和第三输出端。本公开的实施例还提供包括上述开关电路的栅极扫描信号控制单元、栅极驱动电路、显示装置及驱动方法。

本公开的实施例提供的开关电路、栅极扫描信号控制单元、栅极驱动电路、显示装置以及驱动方法，一方面，在输出栅极扫描信号期间，例如可以通过栅线和公共电极线同时传输栅极扫描信号，以降低栅极扫描信号的传输电阻，从而减小栅极扫描信号的驱动负载，提高显示面板的充电率；另一方面，在不输出栅极扫描信号期间，还可以实现栅极扫描信号与公共电压的传输分离，使得在不输出栅极扫描信号期间时，公共电极线仅传输公共电压，保证栅极扫描信号与公共电压的传输互不干扰，从而确保显示面板的正常显示。

下面结合附图对本公开的实施例及其示例进行详细说明。

图1为本公开一实施例提供的一种开关电路的示意图。如图1所示，该开关电路100例如包括栅极扫描信号接收端Gate、第二输出端OUT2和第三输出端OUT3，开关电路100的栅极扫描信号接收端Gate接收栅极扫描信号，且配置为在栅极扫描信号的控制下将栅极扫描信号同时输出至第二输出端OUT2和第三输出端OUT3，例如以控制显示面板中与第二输出端OUT2电连接的栅线和与第三输出端OUT3电连接的公共电极线同时传输栅极扫描信号，以降低栅极扫描信号的传输电阻，从而减小栅极扫描信号的驱动负载，提高显示面板的充电率。例如，该栅极扫描信号接收端Gate与产生栅极扫描信号的电路连接以接收栅极扫描信号。该第二输出端OUT2与栅线连接，以驱动与该栅线相连的像素电路。该第三输出端OUT3与公共电极线连接，以在栅极扫描信号传输期间，输出栅极扫描信号，而且在不传输栅极扫描信号的期间，输出公共电压。

如图1所示，该开关电路100还包括反相器子电路110、输出控制子电路120和输出子电路130。

该反相器子电路110配置为在栅极扫描信号的控制下，对开关电路100的第一节点N1的电平进行控制。例如，该反相器子电路110可以与栅极扫描信号接收端Gate、第一电压端VDD、第二电压端VSS以及第一节点N1相连接，且配置为在栅极扫描信号接收端Gate接收的栅极扫描信号的电平的控制下导通，使得第一节点N1与第一电压端VDD连接或与第二电压端VSS连接，从而对第一节点N1的电平进行控制。例如，在栅极扫描信号的开启电平为高电平而截至电平为低电平的情况下，在栅极扫描信号为高电平时，第一节点N1的电平为第二电压(即低电平)，在栅极扫描信号为低电平的情况下，第一节点N1的电平为第一电压(即高电平)。需要说明的是，第一电压端VDD例如可以配置为保持输入直流高电平信号，例如，将该直流高电平信号称为第一电压，第二电压端VSS例如可以配置为保持输入直流低电平信号，例如，将该直流低电平信号称为第二电压，第二电压低于第一电压，以下各实施例与此相同，不再赘述。

该输出控制子电路120配置为在第一节点N1的电平的控制下，将公共电压端Vcom输入的公共电压传输至第三输出端OUT3。例如，该输出控制子电路120和公共电压端Vcom、第一节点N1、第三输出端OUT3以及输出子电路130连接，且配置为在第一节点N1的电平的控制下导通，使得第三输出端OUT3与公共电压端Vcom电连接，从而将公共电压端Vcom提供的公共电压输出至第三输出端OUT3。例如，在栅极扫描信号为截至电平例如低电平时，该第三输出端OUT3输出公共电压，从而实现栅极扫描信号与公共电压信号的传输分离，使得在不输出栅极扫描信号期间时，公共电极线仅传输公共电压，从而保证栅极扫描信号与公共电压的传输互不干扰，从而确保显示面板的正常显示。该公共电压可根据需要选择，例如为低电平，例如接地等。

该输出子电路130配置为在栅极扫描信号的控制下将栅极扫描信号同时输出至第二输出端OUT2和第三输出端OUT3。例如，该输出子电路130配置为和栅极扫描信号接收端Gate、第二输出端OUT2以及第三输出端OUT3连接，且在栅极扫描信号接收端Gate接收的栅极扫描信号的控制下导通，使得第二输出端OUT2和第三输出端OUT3分别与栅极扫描信号接收端Gate电连接，从而可以将栅极扫描信号接收端Gate接收的栅极扫描信号同时输出至第二输出端OUT2和第三输出端OUT3。

例如，图1中所示的开关电路100在一个示例中可以具体实现为图2A所示的电路结构。

如图2A所示，在该示例中，更详细地，反相器子电路110可以实现为第一晶体管T1和第二晶体管T2。第一晶体管T1的栅极和第一极彼此电连接，且配置为都和第一电压端VDD连接以接收第一电压，第一晶体管T1的第二极和第一节点N1连接。第二晶体管T2的栅极配置为和栅极扫描信号接收端Gate连接以接收栅极扫描信号，第二晶体管T2的第一极配置为和第一节点N1连接，第二晶体管T2的第二极配置为和第二电压端VSS连接以接收第二电压。

例如，如图2B所示，在另一个示例中，该反相器子电路还可以进一步包括第五晶体管T5。如图2B所示，第一晶体管T1的栅极和第一极彼此电连接，且配置为都和第一电压端VDD连接以接收第一电压，第一晶体管的第二极和第五晶体管T5的栅极连接。第五晶体管T5的栅极配置为和第一晶体管T1的第二极连接，第五晶体管T5的第一极配置为和第一电压端VDD连接以接收第一电压，第五晶体管T5的第二极配置为和第一节点N1连接，即与第二晶体管T2的第一极以及第三晶体管T3的栅极连接。

输出控制子电路120可以实现为第三晶体管T3。第三晶体管T3的栅极配置为和第一节点N1连接，第三晶体管T3的第一极配置为和第三输出端OUT3连接以及与第四晶体管T4的第二极连接，第三晶体管T3的第二极配置为和公共电压端Vcom连接以接收公共电压。

为了使得在第二晶体管T2导通时，能够将第一节点N1的电压下拉至将第三晶体管T3截至的电压，在图2A的示例中需要选择第二晶体管T2与第一晶体管T1的参数(包括导通电阻)以使得第一节点N1的电压更接近第二电压端VSS输出的低电压，在图2B的示例中需要选择第二晶体管T2与第五晶体管T5的参数(包括导通电阻)以使得第一节点N1的电压更接近第二电压VSS输出的低电压。

输出子电路130可以实现为第四晶体管T4。第四晶体管T4的栅极和第一极彼此电连接，且配置为都和栅极扫描信号接收端Gate连接以及和第二输出端OUT2连接，第四晶体管T4的第二极配置为和第三输出端OUT3连接。

在上述示例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4以及第五晶体管T5均以N型晶体管为例进行说明，但是本公开的实施例对此不作限制，也可以根据需要至少部分采用P型晶体管实现。

图3为本公开一实施例提供的一种栅极扫描信号控制单元的示意图。如图3所示，该栅极扫描信号控制单元10包括开关电路100和栅极扫描信号产生单元200。例如，该栅极扫描信号产生单元200可以是级联的移位寄存器单元之一或集成驱动芯片的输出端口之一。

例如，如图3所示，该栅极扫描信号产生单元200包括第一输出端OUT1，该第一输出端OUT1配置为输出栅极扫描信号。开关电路100例如包括栅极扫描信号接收端(图中未示出)、第二输出端OUT2和第三输出端OUT3，开关电路100的栅极扫描信号接收端与栅极扫描信号产生单元200的第一输出端OUT1连接以接收栅极扫描信号，且配置为在栅极扫描信号的控制下将栅极扫描信号同时输出至第二输出端OUT2和第三输出端OUT3，例如以控制显示面板中与第二输出端OUT2电连接的栅线和与第三输出端OUT3电连接的公共电极线同时传输栅极扫描信号，以降低栅极扫描信号的传输电阻，从而减小栅极扫描信号的驱动负载，提高显示面板的充电率。

本公开实施例提供的栅极扫描信号控制单元10，一方面，通过栅极扫描信号产生单元200产生栅极扫描信号，并通过开关电路100控制栅线和公共电极线同时传输栅极扫描信号，以降低栅极扫描信号的传输电阻，从而减小栅极扫描信号的驱动负载，提高显示面板的充电率；另一方面，在不输出栅极扫描信号期间，还可以实现栅极扫描信号与公共电压的传输分离，使得公共电极线仅传输公共电压，保证栅极扫描信号与公共电压的传输互不干扰，从而确保显示面板的正常显示。

例如，在本公开的实施例中，栅极扫描信号产生单元200可以包括用于级联的移位寄存器单元200。例如，该移位寄存器单元200可以为GOA移位寄存器单元。

例如，图4为本公开一实施例提供的一种移位寄存器单元200的示意图，如图4所示，该移位寄存器单元200包括输入电路210、上拉节点复位电路220、输出电路230。

该输入电路210配置为响应于输入信号对上拉节点PU进行充电。例如，该输入电路210可以与输入端INPUT和上拉节点PU连接，配置为在输入端INPUT输入的信号的控制下使上拉节点PU和输入端INPUT电连接或另外提供的高电压端电连接，从而可以使输入端INPUT输入的高电平信号或高电压电平端输出的高电平信号对上拉节点PU进行充电，以使得上拉节点PU的电压增加以控制输出电路230导通。

该上拉节点复位电路220配置为响应于复位信号对上拉节点PU进行复位。例如，该上拉节点复位电路220可以配置为和复位端RST连接，从而可以在复位端RST输入的复位信号的控制下，使得上拉节点PU和低电平信号或低电压端电连接，该低电压端例如为第二电压端VSS，从而可以对上拉节点PU进行下拉复位。

该输出电路230配置为在上拉节点PU的电平的控制下，从而可以将时钟信号端CLK输入的时钟信号输出至第一输出端OUT1，作为该移位寄存器单元200的输出信号，以输入至与其相连的开关电路。例如，该输出电路230可以配置为在上拉节点PU的电平的控制下导通，使时钟信号端CLK和第一输出端OUT1电连接，从而可以将时钟信号端CLK输入的时钟信号输出至第一输出端OUT1。

例如，如图5所示，在本公开实施例的另一个示例中，移位寄存器单元200还可以包括下拉电路240、下拉控制电路250、上拉节点降噪电路260和输出降噪电路270。

该下拉电路240配置为在上拉节点PU和下拉控制节点PD_CN的电平的控制下，对下拉节点PD的电平进行控制，进而对上拉节点降噪电路260和输出降噪电路270进行控制。

例如，该下拉电路240可以连接第一电压端VDD、第二电压端VSS、上拉节点PU、下拉节点PD和下拉控制节点PD_CN，以在上拉节点PU的电平的控制下，使下拉节点PD和第二电压端VSS电连接，从而对下拉节点PD的电平进行下拉控制，使其处于低电位。同时，该下拉电路240可以在下拉控制节点PD_CN的电平的控制下，使下拉节点PD和第一电压端VDD电连接，从而对下拉节点PD进行充电，使其处于高电位。

该下拉控制电路250配置为在上拉节点PU的电平的控制下，对下拉控制节点PD_CN的电平进行控制。例如，该下拉控制电路250可以连接第一电压端VDD、第二电压端VSS、上拉节点PU和下拉控制节点PD_CN，以在上拉节点PU的电平的控制下，使下拉控制节点PD_CN和第二电压端VSS电连接，从而对下拉控制节点PD_CN的电平进行控制。

该上拉节点降噪电路260配置为在下拉节点PD的电平的控制下，对上拉节点PU进行降噪。例如，该上拉节点降噪电路260可以配置为和第二电压端VSS连接，以在下拉节点PD的电平的控制下，使上拉节点PU和第二电压端VSS电连接，从而对上拉节点PU进行下拉降噪。

该输出降噪电路270配置为在下拉节点PD的电平的控制下，对第一输出端OUT1进行降噪。例如，该输出降噪电路270可以配置为在下拉节点PD的电平的控制下，使第一输出端OUT1和第二电压端VSS电连接，从而对第一输出端OUT1进行下拉降噪。

例如，图5中所示的移位寄存器单元200在一个示例中可以具体实现为图6所示的电路结构。在下面的说明中以各晶体管为N型晶体管为例进行说明，但并不构成对本公开实施例的限制。

输入电路210可以实现为第六晶体管T6。第六晶体管T6的栅极和第一极彼此电连接，且配置为都和输入端INPUT连接以接收输入信号，第二极配置为和上拉节点PU连接，从而当第六晶体管T6由于输入端INPUT接收到的导通信号(高电平信号)导通时，使用该导通信号以对上拉节点PU进行充电，使其处于高电平。

上拉节点复位电路220可以实现为第七晶体管T7。第七晶体管T7的栅极配置为和复位端RST连接以接收复位信号，第一极配置为和上拉节点PU连接，第二极配置为和第二电压端VSS连接以接收第二电压。第七晶体管T7由于复位信号而导通时，将上拉节点PU和第二电压端VSS电连接，从而可以对上拉节点PU进行复位，使其从高电平下降至低电平。

输出电路230可以实现为包括第八晶体管T8和存储电容C。第八晶体管T8的栅极配置为和上拉节点PU连接，第一极配置为和时钟信号端CLK连接以接收时钟信号，第二极配置为和第一输出端OUT1连接；存储电容C的第一极配置为和第八晶体管T8的栅极连接，第二极和第八晶体管T8的第二极连接。

下拉电路240可以实现为包括第九晶体管T9和第十晶体管T10。第九晶体管T9的栅极配置为和下拉控制节点PD_CN连接，第一极配置为和第一电压端VDD连接以接收第一电压，第二极配置为和下拉节点PD连接；第十晶体管T10的栅极配置为和上拉节点PU连接，第一极配置为和下拉节点PD连接，第二极配置为和第二电压端VSS连接以接收第二电压。

下拉控制电路250可以实现为包括第十一晶体管T11和第十二晶体管T12。第十一晶体管T11的栅极和其自身的第一极彼此电连接，且配置为都和第一电压端VDD连接以接收第一电压，第二极配置为和下拉控制节点PD_CN连接；第十二晶体管T12的栅极配置为和上拉节点PU连接，第一极配置为和下拉控制节点PD_CN连接，第二极配置为和第二电压端VSS连接以接收第二电压。

上拉节点降噪电路260可以实现为第十三晶体管T13。第十三晶体管T13的栅极配置为和下拉节点PD连接，第一极配置为和上拉节点PU连接，第二极配置为和第二电压端VSS连接以接收第二电压。第十三晶体管T13由于下拉节点PD处于高电位时导通，将上拉节点PU和第二电压端VSS连接，从而可以对上拉节点PU下拉以实现降噪。

输出降噪电路270可以实现为第十四晶体管T14。第十四晶体管T14的栅极配置为和下拉节点PD连接，第一极配置为和第一输出端OUT1连接，第二极配置为和第二电压端VSS连接以接收第二电压。第十四晶体管T14由于下拉节点PD处于高电位时导通，将第一输出端OUT1和第二电压端VSS连接，从而可以对第一输出端OUT1降噪。

需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。

另外，在本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，晶体管的第一极是漏极，第二极是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元中的一个或多个晶体管也可以采用P型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极的极性按照本公开的实施例中的相应晶体管的各极的极性相应连接即可。

例如，如图6所示，该移位寄存器单元200中的晶体管均采用N型晶体管，第一电压端VDD保持输入直流高电平的第一电压，第二电压端VSS保持输入直流低电平的第二电压，时钟信号端CLK输入时钟信号，公共电压端Vcom输入公共电压。

本公开的实施例提供一种栅极驱动电路20，例如，如图7所示，本公开实施例的一个示例提供一种栅极驱动电路20，包括多个级联的栅极扫描信号控制单元10，第一时钟信号线CLK1和第二时钟信号线CLK2。例如，每个栅极扫描信号控制单元10包括用于级联的一个移位寄存器单元200和与所述移位寄存器单元200的第一输出端OUT1连接的开关电路100。需要注意的是，该栅极驱动电路还可以包括四条、六条或八条时钟信号线，时钟信号线的条数视具体情况而定，本公开的实施例在此不作限定。

例如，如图7所示，该移位寄存器单元200的每个还包括时钟信号端CLK，且配置为和第一时钟信号线CLK1或第二时钟信号线CLK2连接以接收第一时钟信号或第二时钟信号。第一时钟信号线CLK1和第2n-1(n为大于0的整数)级移位寄存器单元的时钟信号端CLK连接，第二时钟信号线CLK2和第2n级移位寄存器单元的时钟信号端CLK连接。需要说明的是，本公开的实施例包括但不限于上述连接方式，例如还可以采用：第一时钟信号线CLK1和第2n(n为大于0的整数)级移位寄存器单元的时钟信号端CLK连接，第二时钟信号线CLK2和第2n-1级移位寄存器单元的时钟信号端CLK连接。

需要说明的是，图7中所示的OUT1_N-1表示第N-1级移位寄存器单元的第一输出端，OUT1_N表示第N级移位寄存器单元的第一输出端，OUT1_N+1表示第N+1级移位寄存器单元的第一输出端，OUT1_N+2表示第N+2级移位寄存器单元的第一输出端……。图7中所示的OUT2_N-1表示第N-1级开关电路的第二输出端，OUT2_N表示第N级开关电路的第二输出端，OUT2_N+1表示第N+1级开关电路的第二输出端，OUT2_N+2表示第N+2级开关电路的第二输出端…..。图7中所示的OUT3_N-1表示第N-1级开关电路的第三输出端，OUT3_N表示第N级开关电路的第三输出端，OUT3_N+1表示第N+1级开关电路的第三输出端，OUT3_N+2表示第N+2级开关电路的第三输出端……。以下各实施例中的附图标记与此类似，不再赘述。

例如，如图7所示，除最后一级移位寄存器单元外，其余各级移位寄存器单元的复位端RST和下一级移位寄存器单元的第一输出端OUT1连接。除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端INPUT和上一级移位寄存器单元的第一输出端OUT1连接。

例如，第一级移位寄存器单元的输入端INPUT可以被配置为接收触发信号STV，最后一级移位寄存器单元的复位端RST可以被配置为接收复位信号RESET，为简洁起见触发信号STV和复位信号RESET在图7中未示出。

例如，如图7所示，该栅极驱动电路20还可以包括时钟控制器300。例如，该时钟控制器300可以被配置为和第一时钟信号线CLK1以及第二时钟信号线CLK2连接，以向各移位寄存器单元提供时钟信号。例如，该时钟控制器300可以被配置为和公共电极线(图中未示出)连接，以向各级栅极扫描信号控制单元10提供公共电压。例如，时钟控制器300还可以被配置为提供触发信号STV以及复位信号RESET。

例如，第一时钟信号线CLK1和第二时钟信号线CLK2上提供的时钟信号时序(在图8中未示出)可以采用图8中所示的信号时序，以实现栅极驱动电路20逐行输出栅极扫描信号的功能。

下面结合图8所示的信号时序图，对图7中所示的栅极驱动电路20的工作原理进行说明，在图8中，栅极扫描信号的开启电平为高电平，而截至电平为低电平。在图8所示的第一阶段1和第二阶段2共两个阶段中，该栅极驱动电路20可以分别进行如下操作。例如，本公开的实施例以栅极驱动电路20中的第N级栅极扫描信号控制单元的工作原理为例进行介绍，其余各级的栅极扫描信号控制单元的工作原理与此类此，在此不再赘述。

需要说明的是，如图8所示，在本示例中，第一阶段1为不输出栅极扫描信号的阶段，第二阶段2为输出栅极扫描信号的阶段。在第二阶段2中，在栅极扫描信号的控制下将栅极扫描信号同时输出至第二输出端OUT2和第三输出端OUT3。

需要说明的是，图9为图2B中所示的开关电路100处于第一阶段1时的示意图，图10为图2B中所示的开关电路100处于第二阶段2时的示意图。另外图9和图10中用虚线标识的晶体管均表示在对应阶段内处于截止状态，图9和图10中带箭头的虚线表示开关电路在对应阶段内的电流方向。图9和图10中所示的晶体管均以N型晶体管为例进行说明，即各个晶体管的栅极在接入高电平时导通，而在接入低电平时截止。

在第一阶段1，第一时钟信号线CLK1提供低电平信号，由于第N级移位寄存器单元200的时钟信号端CLK和第一时钟信号线CLK1连接，所以在此阶段第N级移位寄存器单元200的时钟信号端CLK输入低电平信号；又由于第N级移位寄存器单元200的上拉节点PU_N为高电平，所以在上拉节点PU_N高电平的控制下，时钟信号端CLK输入的低电平输出至第N级移位寄存器单元200的第一输出端OUT1_N，例如，将该低电平称为第一电平，即在此阶段，第N级移位寄存器单元200的第一输出端OUT1_N和开关电路100的第二输出端OUT2_N输出栅极扫描信号的第一电平。需要说明的是，图8中所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值或相对比例，对应于上述示例，高电平信号对应于N型晶体管的开启信号，而低电平信号对应于N型晶体管为截止信号。

如图8和图9所示，在第一阶段1，第一晶体管T1和第五晶体管T5响应于第一电压端VDD提供的第一电压而导通，第三晶体管T3响应于第一节点N1的高电平导通，同时，第二晶体管T2和第四晶体管T4在该栅极扫描信号的低电平的控制下截止。

如图9所示，在第一阶段，图2B所示的开关电路100形成一条栅极扫描信号的输出路径(如图9中带箭头的虚线1所示)和一条公共电压的输出路径(如图9中带箭头的虚线2所示)。由于在此阶段第一节点N1的电平为高电平，从而第三晶体管T3响应于第一节点N1的高电平导通，使得第三输出端OUT3与公共电压端Vcom连接，因此在此阶段，开关电路100的第三输出端OUT3输出公共电压；同时，由于在此阶段，移位寄存器单元200的第一输出端OUT1输出栅极扫描信号的低电平，且栅极扫描信号接收端Gate与移位寄存器单元200的第一输出端OUT1连接，因此栅极扫描信号接收端Gate输入栅极扫描信号的低电平，又由于第二输出端OUT2与栅极扫描信号接收端Gate连接，因此，在此阶段，开关电路100的第二输出端OUT2输出栅极扫描信号的低电平。

在第二阶段2，第一时钟信号线CLK1提供高电平信号，由于第N级移位寄存器单元200的时钟信号端CLK和第一时钟信号线CLK1连接，所以在此阶段第N级移位寄存器单元200的时钟信号端CLK输入高电平信号；又由于第N级移位寄存器单元200的上拉节点PU_N为高电平，所以在上拉节点PU_N高电平的控制下，时钟信号端CLK输入的高电平输出至第N级移位寄存器单元200的第一输出端OUT1_N，例如，将该高电平称为第二电平，即在此阶段，第N级移位寄存器单元200输出栅极扫描信号的第二电平。

如图8和图9所示，在第二阶段2，第一晶体管T1和第五晶体管T5在第一电压端VDD提供的第一电压的控制下导通，第二晶体管T2和第四晶体管T4在栅极扫描信号的高电平的控制下导通，第三晶体管T3在第一节点N1的电平控制下截止。

如图9所示，在第二阶段，形成栅极扫描信号的输出路径(如图9中带箭头的虚线所示)。在此阶段，由于第四晶体管T4响应于栅极扫描信号的高电平导通，所以第二输出端OUT2和第三输出端OUT3与栅极扫描信号接收端Gate连接，因此，在此阶段，开关电路100的第二输出端OUT2和第三输出端OUT3输出栅极扫描信号。

需要说明的是，当采用本公开的实施例提供的栅极驱动电路20驱动一显示面板时，可以将该栅极驱动电路20设置于显示面板的两侧。例如，该显示面板包括多行栅线和多行公共电极线，双侧栅极驱动电路中的各级开关电路的第二输出端可以配置为依序和该多行栅线连接，双侧栅极驱动电路中的各级开关电路的第三输出端可以配置为依序和该多行公共电极线连接，以用于在输出栅极扫描信号期间，输出栅极扫描信号；在不输出栅极扫描信号期间，输出公共电压。

本实施例提供的栅极驱动电路20，可以通过双侧驱动电路同时驱动同一条栅线和同一条公共电极线，以使得该栅线和公共电极线同时传输栅极扫描信号。

例如，在只有栅线传输栅极扫描信号时，该栅极扫描信号的传输电阻即栅线的电阻，表示为RGate；当双侧驱动电路同时驱动栅线和公共电极线传输栅极扫描信号时，该栅极扫描信号的传输电阻表示为：

其中，RGate表示栅线的阻值，RVcom表示公共电极线的阻值。

由此可以看出，该栅极驱动电路20可以降低栅极扫描信号的传输电阻，减小栅极扫描信号的驱动负载，提高显示面板的充电率。

本公开的实施例还提供一种显示装置1，如图11所示，该显示装置1包括本公开实施例提供的栅极驱动电路20。例如，该栅极驱动电路20为双侧驱动电路，例如包括第一侧驱动电路201和第二侧驱动电路202，例如第一侧驱动电路201和第二侧驱动电路202直接制备在显示装置1的阵列基板上，并且例如在其所采用的晶体管为N型晶体管的情况下，其可以采用氢化非晶硅薄膜晶体管、低温多晶硅薄膜晶体管等。该显示装置1包括由多个呈阵列分布的像素单元50构成的像素阵列。例如，该显示装置1还可以包括数据驱动电路30。数据驱动电路30用于提供数据信号给像素阵列；第一侧驱动电路201和第二侧驱动电路202用于提供通过相同的时钟信号同时输出的栅极扫描信号给像素阵列。数据驱动电路30通过数据线31与像素单元50电连接。例如，该显示装置1还可以包括多条栅线和多条公共电极线。每一行像素单元50共用同一栅线以及共用同一公共电极线，且同一栅线和同一公共电极线分别电连接到双侧驱动电路与该行像素单元对应的栅极扫描信号控制单元的第二输出端OUT2和第三输出端OUT3。例如，第一侧驱动电路201的第二输出端OUT2通过栅线2011与一行像素单元50电连接，第一侧驱动电路201的第三输出端OUT3通过公共电极线2012与该行像素单元50电连接，第二侧驱动电路202的第二输出端OUT2通过栅线2021与该行像素单元50电连接，第二侧驱动电路202的第三输出端OUT3通过公共电极线2022与该行像素单元50电连接，且每一行像素单元共用同一栅线以及共用同一条公共电极线。即驱动同一行像素单元的栅线2011和栅线2021是同一条栅线，驱动同一行像素单元的公共电极线2012和公共电极线2022是同一条公共电极线，且该双侧驱动电路的第一侧驱动电路201和第二侧驱动202同时驱动每一行栅线。例如，第一侧驱动电路201和第二侧驱动电路202是完全相同的栅极驱动电路20，且配置为通过相同的时钟信号同时输出栅极扫描信号至与其相连栅线和公共电极线。

例如，如图12所示，一行像素单元的晶体管的控制端Vgate与同一条栅线2011/2021相连，一行像素单元的公共信号端Vcom与同一条公共电极线2012/2022相连，每列像素单元分别与同一条数据线31相连以提供数据信号。例如该栅线2011/2012和公共电极线2012/2022的一端分别与第一侧驱动电路201(图中未示出)的一级开关电路的第二输出端OUT2和第三输出端OUT3相连，另一端分别与第二侧驱动电路202(图中未示出)的同一级开关电路的第二输出端OUT2和第三输出端OUT3相连。因此，当双侧驱动电路的栅线和公共电极线同时传输栅极扫描信号时，该栅极扫描信号的传输电阻表示为：

其中，RGate表示栅线的阻值，RVcom表示公共电极线的阻值。

当只有栅线传输栅极扫描信号时，该栅极扫描信号的传输电阻即栅线的电阻RGate，由此可以看出，该栅极驱动电路20可以降低栅极扫描信号的传输电阻，减小栅极扫描信号的驱动负载，提高显示面板的充电率。

需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置1还可以包括显示面板等其他常规部件，本公开的实施例对此不作限定。

本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关于栅极驱动电路20的相应描述，这里不再赘述。

需要说明的是，为表示清楚、简洁，并没有给出该显示装置1的全部结构。为实现显示装置的必要功能，本领域技术人员可以根据具体应用场景进行设置其他未示出的结构，本发明的实施例对此不做限制。

例如，本公开一实施例提供一种驱动方法，例如用于显示装置的栅极驱动电路，该驱动方法可以包括如下操作：

在栅极扫描信号的控制下将栅极扫描信号同时输出至第二输出端OUT2和第三输出端OUT3。例如，在栅极扫描信号为第一电平(例如开启电平，例如低电平)时，开关电路100的第三输出端OUT3输出公共电压；在栅极扫描信号为第二电平(例如截止电平，例如高电平)时，开关电路100的第二输出端OUT2和第三输出端OUT3同时输出栅极扫描信号。

进一步地，对于图2A所示的示例，在栅极扫描信号为第一电平时开关电路100的第三输出端OUT3输出公共电压，包括：第一晶体管T1响应于第一电平而导通，第三晶体管T3在第一节点N1的电平的控制下导通，第二晶体管T2和第四晶体管T4在第一电平的控制下截止；在栅极扫描信号为第二电平时开关电路100的第二输出端OUT2和第三输出端OUT3输出栅极扫描信号，包括：第一晶体管T1在第一电压的控制下导通，第二晶体管T2和第四晶体管T4在第二电平的控制下导通，第三晶体管T3在第一节点N1的电平下截止。

进一步地，对于图2B所示的示例，在栅极扫描信号为第一电平时开关电路100的第三输出端OUT3输出公共电压，包括：第一晶体管T1和第五晶体管T5响应于第一电平而导通，第三晶体管T3在第一节点N1的电平的控制下导通，第二晶体管T2和第四晶体管T4在第一电平的控制下截止；在栅极扫描信号为第二电平时开关电路100的第二输出端OUT2和第三输出端OUT3输出栅极扫描信号，包括：第一晶体管T1和第五晶体管T5在第一电压的控制下导通，第二晶体管T2和第四晶体管T4在第二电平的控制下导通，第三晶体管T3在第一节点N1的电平下截止。

本公开的实施例提供的栅极驱动电路20的驱动方法的技术效果可以参考上述实施例中关于栅极驱动电路20的相应描述，这里不再赘述。

有以下几点需要说明：

(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。

(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。

以上所述仅是本发明的示范性实施方式，而非用于限制本发明的保护范围，本发明的保护范围由所附的权利要求确定。