一种数据缓存电路、显示面板及显示装置的制作方法

1.本申请涉及显示技术领域，尤其涉及一种数据缓存电路、显示面板及显示装置。


背景技术：

2.显示产品驱动电路中的数据缓存电路将经过串并转换模块发送的数据信号进行缓存与输出。由于串并转换模块传来的数据具有不同的数据格式，现有技术中的数据缓存电路需要设计不同的控制信号来控制不同格式下的数据进行缓存，现有技术的方案通过设计模值不同的计数器，如图1所示，计数器包括模6计数器和模8计数器，计数器的输入端输入数据计数启动信号en以及时钟信号clk1、clk2，其中，模6计数器输出端与包括12个开关(switch)的开关阵列连接，模6计数器用于对3bit模式数据进行计数以控制开关阵列产生数据缓存控制信号，模8计数器的输出端与包括8个switch的开关阵列连接，模8计数器用于对4bit模式数据进行计数以控制开关阵列产生数据缓存控制信号，8个switch的开关阵列还与1bit模式数据的时钟信号端连接，用于产生1bit模式数据的数据缓存控制信号。并且，开关阵列的输出端与12个六选一锁存器连接，在不同数据格式的数据缓存控制信号的控制下，对不同格式下的数据进行缓存。因此，现有技术的数据缓存电路的电路结构需要加入大量的组合逻辑器件，占用较大的版图面积，且功耗较高。
3.综上，现有技术提供的数据缓存电路的控制信号产生复杂，电路结构复杂，电路的面积大以及电路功耗高。


技术实现要素：

4.本申请实施例提供了一种数据缓存电路、显示面板及显示装置，用以简化数据缓存电路结构，减小数据缓存电路的功耗及面积。
5.本申请实施例提供的一种数据缓存电路，所述数据缓存电路包括：环形信号计数器，多个开关模块，以及多个第一锁存模块；
6.所述环形信号计数器的输出端与所述开关模块的控制端连接；
7.一个所述开关模块的输出端与一个或多个所述第一锁存模块的控制端连接；
8.所述环形信号计数器用于输入数据传输启动信号和时钟信号，并生成并输出计数控制信号；
9.所述开关模块的时钟信号端用于输入所述时钟信号，所述开关模块用于根据所述开关模块的控制端输入的所述计数控制信号以及所述时钟信号生成并输出数据缓存控制信号；
10.所述第一锁存模块的数据信号输入端用于输入与数据格式对应的数据信号；所述第一锁存模块用于根据所述第一锁存模块的控制端输入的所述数据缓存控制信号对所述数据信号进行锁存；所述第一锁存模块的输出端用于输出所述数据信号。
11.本申请实施例提供的数据缓存电路，由于利用环形信号计数器对不同数据格式的数据进行计数，因此，在数据传递的过程中，只需要一组计数控制信号控制开关模块即可完
成复杂的数据传输，无需针对不同数据格式的数据设计产生不同控制信号的电路，在简化了计数控制信号的同时，也简化了电路结构，减小了电路的面积和功耗。
12.可选地，所述环形信号计数器包括：启动模块和多个级联的第二锁存模块；
13.所述启动模块用于根据输入的所述数据传输启动信号生成并输出计数启动信号；
14.所述第二锁存模块的输入端与所述启动模块的输出端或上一级所述第二锁存模块的输出端连接；
15.所述第二锁存模块的输出端与至少一个所述开关模块的控制端连接，并且最后一级所述第二锁存模块的输出端与所述启动模块的输入端连接；
16.多个级联的所述第二锁存模块的控制端用于输入所述时钟信号；
17.第一级所述第二锁存模块用于：根据所述计数启动信号和所述时钟信号，通过所述第一级所述第二锁存模块的输出端选择输出所述计数控制信号或持续低电平信号；除所述第一级所述第二锁存模块之外的所述第二锁存模块用于：根据上一级所述第二锁存模块输出的所述计数控制信号和所述时钟信号，通过所述第二锁存模块的输出端选择输出所述计数控制信号或持续低电平信号。
18.可选地，所述启动模块包括：第一或门；所述第一或门的第一输入端用于输入所述数据传输启动信号，所述第一或门的输出端用于输出计数启动信号，所述第一或门的第二输入端与最后一级所述第二锁存模块的输出端连接；
19.所述第二锁存模块包括：第一传输门，第二传输门，第一与非门，以及第一非门；
20.所述第一传输门的输入端与所述第一或门的输出端连接或者与上一级所述第二锁存模块的输出端连接，所述第一传输门的第一控制端和所述第二传输门的第一控制端用于输入所述时钟信号，所述第一传输门的第二控制端和所述第二传输门的第二控制端用于输入所述时钟信号的反向信号；
21.所述第一传输门的输出端与所述第一与非门的第二输入端连接；
22.所述第二传输门的输入端与所述第一非门的输出端连接，所述第二传输门的输出端与所述第一与非门的第二输入端连；
23.所述第一与非门的第一输入端用于输入复位信号，所述第一与非门的输出端与所述第一非门的输入端连接，且所述第一与非门通过所述第一与非门的输出端选择输出所述计数控制信号或持续低电平信号。
24.可选地，所述开关模块包括：第三传输门，第四非门，第五非门，第六非门，以及第一晶体管；
25.所述第三传输门的输入端用于输入所述时钟信号，所述第三传输门的第一控制端与所述第四非门的输出端连接，所述第三传输门的第二控制端与所述第四非门的输入端连接，所述第三传输门的输出端与所述第五非门的输入端连接；
26.所述第四非门的输入端与所述第二锁存模块的输出端连接；
27.所述第五非门的输出端与所述第六非门的输入端连接；
28.所述第一晶体管的控制极与所述第四非门的输出端连接，所述第一晶体管的第一极与所述第五非门的输入端连接，所述第一晶体管的第二极接地；
29.所述第六非门的输出端与所述第一锁存模块的控制端连接，所述第六非门用于通过所述第六非门的输出端选择输出所述时钟信号或持续低电平信号。
30.可选地，所述开关模块的数量与所述第二锁存模块的数量相等；所述第二锁存模块的输出端与一个所述开关模块的控制端连接。
31.这样，开关模块设置的数量最少，并且由于每一开关模块与多个第一锁存模块连接，因此第一锁存模块设置的数量也最少，从而可以最大限度的减少数据缓存电路中逻辑器件的数量、减小数据缓存电路所占面积和功耗。
32.可选地，每一个所述开关模块的输出端与三个所述第一锁存模块的控制端连接。
33.可选地，所述第一锁存模块包括：n选1数据选择模块，以及第一逻辑组合模块；
34.所述n选1数据选择模块包括：n个第一与门，n个第四传输门，以及n个第七非门；
35.所述第一逻辑组合模块包括：第二与非门，第八非门，第九非门，第五传输门，以及第二或门；
36.所述第一与门的第一输入端输入数据指示信号；所述第一与门的第二输入端输入所述数据缓存控制信号；每一所述第一与门的输出端与一个所述第四传输门的第二控制端连接，且每一所述第一与门的输出端与一个所述第七非门的输入端连接；所述第一与门的输出端与所述第二或门的输入端连接；
37.所述第四传输门的输入端用于输入与数据格式对应的数据信号；每一所述第四传输门的第一控制端与一个所述第七非门的输出端连接；所述第四传输门的输出端与所述第二与非门的第二输入端连接，且所述第四传输门的输出端与所述第五传输门的输入端连接；
38.所述第二或门的输出端与所述第九非门的输入端连接，所述第二或门的输出端与所述第五传输门的第一控制端连接；所述第五传输门的输出端与所述第八非门的输入端连接；所述第五传输门的第二控制端与所述第九非门的输出端连接；
39.所述第二与非门的第一输入端用于输入复位信号，所述第二与非门的输出端与所述第八非门的输入端连接；
40.其中，n为大于1的整数，且n为所述环形信号计数器传输的数据格式的总数量。
41.可选地，所述环形信号计数器包括4级所述第二锁存模块，所述数据缓存电路包括4个所述开关模块，所述第一锁存模块包括3选1数据选择模块。
42.本申请实施例提供的一种显示面板，包括本申请实施例提供的上述数据缓存电路；所述显示面板还包括：串并转换模块，以及像素电路；所述环形信号计数器的输入端与所述串并转换模块的输出端连接，所述第一锁存模块的输出端与所述像素电路连接。
43.本申请实施例提供的一种显示装置，包括本申请实施例提供的显示面板。
附图说明
44.为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
45.图1为现有技术提供的一种数据缓存电路的结构示意图；
46.图2为本申请实施例提供的一种数据缓存电路的结构示意图；
47.图3为本申请实施例提供的一种环形信号计数器的结构示意图；
48.图4为本申请实施例提供的一种第二锁存模块的结构示意图；
49.图5为本申请实施例提供的另一种第二锁存模块的结构示意图；
50.图6为本申请实施例提供的一种开关模块的结构示意图；
51.图7为本申请实施例提供的一种数据缓存电路的时序图；
52.图8为本申请实施例提供的一种第一锁存模块的结构示意图。
具体实施方式
53.本申请实施例提供了一种数据缓存电路，如图2所示，所述数据缓存电路包括：环形信号计数器1，多个开关模块2，以及多个第一锁存模块3；
54.所述环形信号计数器1的输出端与所述开关模块2的控制端连接；
55.一个所述开关模块2的输出端与一个或多个所述第一锁存模块3的控制端连接；
56.所述环形信号计数器1用于输入数据传输启动信号en和时钟信号clk，并生成并输出计数控制信号cnt；
57.所述开关模块2的时钟信号端用于输入所述时钟信号clk，所述开关模块2用于根据所述开关模块的控制端输入的所述计数控制信号cnt以及所述时钟信号clk生成并输出数据缓存控制信号control；
58.所述第一锁存模块的数据信号输入端用于输入与数据格式对应的数据信号；所述第一锁存模块3用于根据所述第一锁存模块的控制端输入的所述数据缓存控制信号control对数据信号进行锁存，所述第一锁存模块的输出端用于输出所述数据信号。
59.本申请实施例提供的如图2所示的数据缓存电路以包括四个开关模块为例进行举例说明，开关模块分别为switch1、switch2、switch3、switch4。switch1、switch2、switch3、switch4输入的计数控制信号cnt分别为cnt1、cnt2、cnt3、cnt。switch1、switch2、switch3、switch4输出的数据缓存控制信号control分别为control1、control2、control3、control4。
60.本申请实施例提供的数据缓存电路，由于利用环形信号计数器对不同数据格式的数据进行计数，可以消除不同数据格式一串数据有效位数之间存在的差异，因此，在数据传递的过程中，只需要一组计数控制信号控制开关模块即可完成复杂的数据传输，无需针对不同数据格式的数据设计产生不同控制信号的电路，在简化了计数控制信号的同时，也简化了电路结构，减小了电路的面积和功耗。
61.可选地，如图3所示，所述环形信号计数器包括：启动模块11和多个级联的第二锁存模块12；
62.图3中以环形信号计数器包括四个级联的第二锁存模块为例进行举例说明，即环形信号计数器为模4环形信号计数器，四个级联的第二锁存模块分别为：latch1、latch 2、latch 3以及latch 4；
63.所述启动模块11用于根据输入的所述数据传输启动信号en生成并输出计数启动信号；
64.所述第二锁存模块的输入端in与所述启动模块11的输出端或上一级所述第二锁存模块12的输出端out连接；
65.所述第二锁存模块12的输出端out与至少一个所述开关模块的控制端连接，并且
最后一级所述第二锁存模块12的输出端out与所述启动模块11的输入端连接；
66.多个级联的所述第二锁存模块12的控制端c用于输入所述时钟信号clk；
67.第一级所述第二锁存模块latch1用于：根据所述计数启动信号和所述时钟信号，通过所述第一级所述第二锁存模块的输出端选择输出所述计数控制信号或持续低电平信号；除所述第一级所述第二锁存模块之外的所述第二锁存模块latch 2、latch 3以及latch 4用于：根据上一级所述第二锁存模块12输出的所述计数控制信号和所述时钟信号，通过所述第二锁存模块的输出端选择输出所述计数控制信号或持续低电平信号。
68.时钟信号clk1、时钟信号clk2代表不同时刻的时钟信号，在具体实施时，多个级联第二锁存模块交替输入时钟信号clk1、时钟信号clk2。
69.可选地，如图3所示，所述启动模块包括：第一或门111；所述第一或门111的第一输入端用于输入所述数据传输启动信号en，所述第一或门111的输出端用于输出计数启动信号，所述第一或门111的第二输入端与最后一级所述第二锁存模块12的输出端连接；
70.如图4所示，所述第二锁存模块包括：第一传输门121，第二传输门122，第一与非门123，以及第一非门124；
71.所述第一传输门121的输入端in与所述第一或门111的输出端连接或者与上一级所述第二锁存模块12的输出端out连接，所述第一传输门121的第一控制端和所述第二传输门122的第一控制端用于输入所述时钟信号clk，所述第一传输门121的第二控制端和所述第二传输门122的第二控制端用于输入所述时钟信号的反向信号clkn；
72.所述第一传输门121的输出端与所述第一与非门123的第二输入端连接；
73.所述第二传输门122的输入端与所述第一非门124的输出端连接，所述第二传输门122的输出端与所述第一与非门123的第二输入端连接；
74.所述第一与非门123的第一输入端用于输入复位信号rst，所述第一与非门123的输出端与所述第一非门124的输入端连接，且所述第一与非门123的输出端out与开关模块的控制端连接，第一与非门123通过第一与非门123的输出端out选择输出所述计数控制信号或持续低电平信号。
75.可选地，如图5所示，所述第二锁存模块还包括第二非门125和第三非门126，所述第二非门125的输入端输入时钟信号clk，所述第二非门125的输出端与第一传输门121的第一控制端连接，以使第一传输门121的第一控制端输入时钟信号的反向信号clkn，所述第三非门126的输入端输入时钟信号clk，所述第三非门126的输出端与第二传输门122的第二控制端连接，以使第二传输门122的第二控制端输入时钟信号的反向信号clkn。
76.具体地，当数据传输启动信号en为高电平信号时，触发环形信号计数器开始计数工作，启动模块11输出端输出高电平信号，第一传输门121的输入端输入高电平信号。当第一传输门开启、第二传输门关闭时，从第一传输门121的输入端in输入的信号通过第二锁存模块的输出端out输出。
77.可选地，如图6所示，所述开关模块包括：第三传输门21，第四非门22，第五非门23，第六非门24，以及第一晶体管25；
78.所述第三传输门21的输入端in用于输入所述时钟信号，所述第三传输门21的第一控制端与所述第四非门22的输出端连接，所述第三传输门21的第二控制端与所述第四非门22的输入端连接，所述第三传输门21的输出端与所述第五非门23的输入端连接；
79.所述第四非门22的输入端s与所述第二锁存模块的输出端连接；
80.所述第五非门23的输出端与所述第六非门24的输入端连接；
81.所述第一晶体管25的控制极与所述第四非门22的输出端连接，所述第一晶体管25的第一极与所述第五非门23的输入端连接，所述第一晶体管25的第二极接地；
82.所述第六非门24的输出端与所述第一锁存模块的控制端连接，所述第六非门24用于通过所述第六非门24的输出端选择输出所述时钟信号或持续低电平信号。
83.具体地，第四非门22的输入端s输入高电平信号时，第一晶体管25的控制极输入低电平，第一晶体管25关闭，第三传输门21打开，并通过第五非门23和第六非门24组成的缓冲器将从第三传输门21输入端in输入的时钟信号传输到第六非门24的输出端out输出。第四非门22的输入端s接受到低电平信号时，第一晶体管25的控制极输入高电平，第一晶体管25打开，第三传输门21关闭，第六非门24的输出端out输出持续低电平信号。
84.可选地，本申请实施例提供的数据缓存电路中，所述开关模块的数量等于所述第二锁存模块的数量的整数倍。
85.例如，当环形信号计数器包括四个第二锁存模块时，数据缓存电路可以包括4m个开关模块，m为大于0的整数，每一第二锁存模块的输出端，与m个开关模块连接。
86.可选地，本申请实施例提供的数据缓存电路中，所述开关模块的数量与所述第二锁存模块的数量相等；所述第二锁存模块的输出端与一个所述开关模块的控制端连接。
87.这样，开关模块设置的数量最少，并且由于每一开关模块与多个第一锁存模块连接，因此第一锁存模块设置的数量也最少，从而可以最大限度的减少数据缓存电路中逻辑器件的数量、减小数据缓存电路所占面积和功耗。
88.以环形信号计数器包括四个第二锁存模块为例，在具体实施时，如图2所示、如图3所示，数据缓存电路包括四个开关模块，分别为switch1、switch2、switch3、switch4，latch1与switch1连接、latch 2与switch2连接、latch 3与switch3连接，latch 4与switch4连接。当第二锁存模块输入的时钟信号为clk1时，与该第二锁存模块连接的开关模块的时钟信号端输入clk2，当第二锁存模块输入的时钟信号为clk2时，与该第二锁存模块连接的开关模块的时钟信号端输入clk1。当数据缓存电路包括四个第二锁存模块和四个开关模块时，数据缓存电路的时序如图7所示。
89.可选地，如图1所示，本申请实施例提供的数据缓存电路中，每一个所述开关模块2的输出端与三个所述第一锁存模块3的控制端连接。
90.可选地，所述第一锁存模块包括：n选1数据选择模块，以及第一逻辑组合模块；
91.所述n选1数据选择模块包括：n个第一与门，n个第四传输门，以及n个第七非门；
92.所述第一逻辑组合模块包括：第二与非门，第八非门，第九非门，第五传输门，以及第二或门；
93.所述第一与门的第一输入端输入数据指示信号；所述第一与门的第二输入端输入所述数据缓存控制信号；
94.每一所述第一与门的输出端与一个所述第四传输门的第二控制端连接，且每一所述第一与门的输出端与一个所述第七非门的输入端连接；
95.所述第一与门的输出端还与所述第二或门的输入端连接；
96.所述第四传输门的输入端用于输入与数据格式对应的数据信号；每一所述第四传
输门的第一控制端与一个所述第七非门的输出端连接；所述第四传输门的输出端与所述第二与非门的第二输入端连接，且所述第四传输门的输出端与所述第五传输门的输入端连接；
97.所述第二或门的输出端与所述第九非门的输入端连接，所述第二或门的输出端与所述第五传输门的第一控制端连接；所述第五传输门的输出端与所述第八非门的输入端连接；所述第五传输门的第二控制端与所述第九非门的输出端连接；
98.所述第二与非门的第一输入端用于输入复位信号，所述第二与非门的输出端与所述第八非门的输入端连接；
99.其中，n为大于1的整数，且n为所述环形信号计数器传输的数据格式的总数量。
100.即第四传输门的输入端对应于第一锁存模块的数据信号输入端，用于输入与数据格式对应的数据信号；第一锁存模块还具有数据指示信号输入端，第一与门的第一输入端对应于第一锁存模块的数据指示信号输入端，第一与门的第二输入端对应于第一锁存模块的控制端，用于输入数据缓存控制信号；第八非门的输出端对应于第一锁存模块的输出端，用于输出经过第一锁存模块缓存的数据信号。
101.接下来，以环形信号计数器传输1比特(bit)模式、3bit模式以及4bit模式共3种数据格式的数据为例，即n等于3，对本申请实施例提供的数据缓存电路中的第一锁存模块进行举例说明。如图8所示，第一锁存模块包括：3选1数据选择模块31，以及第一逻辑组合模块32；
102.3选1数据选择模块31包括：3个第一与门313，3个第四传输门311，以及3个第七非门312；
103.第一逻辑组合模块32包括：第二与非门321，第八非门322，第九非门324，第五传输门323，以及第二或门325；
104.三个第一与门313的第一输入端分别输入数据指示信号1bit_flag、3bit_flag以及4bit_flag；第一与门313的第二输入端输入数据缓存控制信号control；每一第一与门313的输出端与一个第四传输门311的第二控制端连接，且每一第一与门313的输出端与一个第七非门312的输入端连接；3个第一与门313的输出端与第二或门的输入端连接；
105.第四传输门311的输入端用于输入与数据格式对应的数据信号，三个第四传输门311的输入端分别输入1bit_data、3bit_data以及4bit_data；每一第四传输门311的第一控制端与一个第七非门312的输出端连接；第四传输门311的输出端与第二与非门321的第二输入端连接，且第四传输门311的输出端与第五传输门323的输入端连接；
106.第二或门325的输出端与第九非门324的输入端连接，第二或门325的输出端与第五传输门323的第一控制端连接；第五传输门323的输出端与第八非门322的输入端连接；第五传输门323的第二控制端与第九非门324的输出端连接；
107.第二与非门321的第一输入端用于输入复位信号rst，第二与非门321的输出端与第八非门322的输入端连接。
108.具体的，在本申请实施例中，对于每一种数据格式的数据，当第一与门313输出高电平时，第四传输门311打开，将与数据格式对应的数据信号输入到第二与非门321的第二输入端；当三个第一与门的输出端的信号均为低电平时，从第五传输门第二控制端输入的信号为高电平，第五传输门323打开；第八非门322的输出端用于输出通过数据缓存电路缓
存的数据；第二与非门321的第一输入端输入的复位信号rst低电平有效，当复位信号rst为低电平信号时，第一锁存模块清零。
109.可选地，本申请实施例提供的数据缓存电路，所述环形信号计数器包括4级所述第二锁存模块，所述数据缓存电路包括4个所述开关模块，所述第一锁存模块包括3选1数据选择模块。
110.需要说明的是，通常情况下对于显示产品中的数据缓存电路，数据格式包括1bit模式、3bit模式以及4bit模式共3种数据格式，当需要传输3种数据格式的数据时，环形信号计数器包括4级所述第二锁存模块，即环形信号计数器的模值为4时，环形信号计数器的组成器件数量最少，相应的，开关模块所需数量最少，第一锁存模块所需数量也最少，并且n选一数据选择模块中的逻辑器件的数量也最少。当需要对1bit模式、3bit模式以及4bit模式的数据进行传输及缓存，本申请实施例提供的数据缓存电路，只需要设置一个模4环形信号计数器、四个开关模块以及12个第一锁存模块，且第一锁存模块中，只需要设置3选一数据选择模块。而现有技术的方案，需要设置两种计数器，17个开关，且需要设置六选一锁存器。相比于现有技术，本申请实施例提供的数据缓存电路，可以大大减少电路逻辑器件的数量，减小电路的所占面积和功耗。
111.以数据缓存电路可传输的数据格式包括1bit模式、3bit模式以及4bit模式为例，对本申请实施例提供的数据缓存电路传输数据的周期进行举例说明，3bit模式传输下采用12为一个传输周期，一个传输周期传递12bit数据。4bit模式下采用16为一个传输周期，但每4个数据中只有3个数据有效，因此一个传输周期传递16
×
3/4＝12bit数据。1bit模式下采用4位一个传输周期，但每1个数据会作为3个有效数据进行传输，故一个传输周期传递4
×
3＝12bit数据。即不同数据格式下，采用本申请实施例提供的数据缓存电路，实际需要传递的数据量相同，因此不同模式可以通过多路复用，使得不同的数据格式的数据可以共用同一由环形信号计数器、开关模块以及第一锁存模块组成的控制通路进行传输及缓存。
112.本申请实施例提供的一种显示面板，包括本申请实施例提供的上述数据缓存电路。
113.可选地，所述显示面板还包括：串并转换模块，以及像素电路；所述环形信号计数器的输入端与所述串并转换模块的输出端连接，所述第一锁存模块的输出端与所述像素电路连接。
114.具体地，在本申请实施例中，数据传输启动信号en，时钟信号clk，数据指示信号1bit_flag、3bit_flag、4bit_flag，以及与数据格式对应的数据信号1bit_data、3bit_data、4bit_data，均可通过串并转换模块输出。从数据缓存电路输出端输出的数据输入像素电路，作为像素中存储的数据。
115.以数据缓存电路包括4级所述第二锁存模块、4个所述开关模块，12个第一锁存模块为例，第一锁存模块包括3选1数据选择模块，在具体实施时，从串并转换模块连接到数据缓存电路可以设置16条数据线，16条数据线分别命名为d15～d0，对于3bit模式，取其中12条数据线例如d0～d11分别连接到12个三选一锁存器的3bit_data端，用于整理3bit模式下的数据。对于4bit模式，取其中12条数据线例如d15～d13、d11～d9、d7～d5以及d3～d1，分别连接到12个三选一锁存器的4bit_data端，用于整理4bit模式下的数据，此时d12、d8、d4、d0为dummy数据，不对其传输的数据进行锁存。对于1bit模式，取其中4条数据线例如d3～
d0，每条数据线分别连接到一列3个三选一锁存器的1bit_data端，用于整理1bit模式下的数据。
116.本申请实施例提供的一种显示装置，包括本申请实施例提供的显示面板。
117.本申请实施例提供的显示装置，例如可以是手机、电视、电脑等装置。
118.综上所述，本申请实施例提供的数据缓存电路、显示面板及显示装置，由于利用环形信号计数器对不同数据格式的数据进行计数，因此，在数据传递的过程中，只需要一组计数控制信号控制开关模块即可完成复杂的数据传输，无需针对不同数据格式的数据设计产生不同控制信号的电路，在简化了计数控制信号的同时，也简化了电路结构，减小了电路的面积和功耗。
119.显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。