栅极驱动单元、栅极扫描驱动电路和液晶显示装置的制作方法

本发明实施例涉及液晶显示技术领域，尤其涉及一种栅极驱动单元、栅极扫描驱动电路和液晶显示装置。

背景技术：

随着液晶显示技术的发展，消费者对于窄边框屏幕的需求越来越大，为了窄化边框，可以采用阵列基板行驱动(gateonarray，goa)技术将外置的栅极扫描驱动电路制作在阵列基板上，省去栅极驱动芯片以及电路板的空间。

现有的goa技术中，如图1所示，通常采用13t1c(13个薄膜晶体管1个电容)的电路结构生成栅极驱动信号。

然而，上述电路结构在实际使用过程中常常会出现驱动信号输出低电平时因为未有效拉低至地或在某一周期器件未设置拉低动作，使得电路输出的栅极驱动信号存在杂峰或噪音，导致显示面板显示不良的问题。

技术实现要素：

本发明实施例提供一种栅极驱动单元、栅极扫描驱动电路和液晶显示装置，以减少栅极驱动单元输出的驱动信号存在的杂峰或噪音，提高驱动信号的稳定性，改善显示面板的显示不良问题。

第一方面，本发明实施例提供一种栅极驱动单元包括：上拉输入模块、上拉模块、下拉模块、维持控制模块、维持模块、维持辅助模块和清零模块；

所述上拉输入模块，与驱动信号输入端和上拉控制节点连接，用于接收上级驱动信号，并在所述上级驱动信号为第一电平时，将所述上拉控制节点置为第一电平；

所述上拉模块，与所述上拉控制节点、第一时钟信号和驱动信号输出端连接，用于在所述上拉控制节点为第一电平时，将所述第一时钟信号与所述驱动信号输出端导通；

所述下拉模块，与所述驱动信号输出端、第二时钟信号和第二电平输入端连接，用于接收第二时钟信号，并在所述第二时钟信号为第一电平时，将所述驱动信号输出端与所述第二电平输入端导通；

所述维持控制模块，与所述维持模块的维持信号输入端和第四时钟信号连接，用于接收第四时钟信号，并在所述第四时钟信号为第一电平时，将所述维持信号输入端置为第一电平；

所述维持模块，与所述驱动信号输入端、所述上拉控制节点、第三时钟信号和所述第二电平输入端连接，用于在所述驱动信号输入端接收的上级驱动信号为第二电平且所述上拉控制节点被下拉为第二电平后使能，并在所述维持模块的维持信号输入端为第一电平且所述第三时钟信号为第二电平时，将所述上拉控制节点与所述第二电平输入端导通；

所述维持辅助模块，与所述上拉控制节点、所述第三时钟信号、所述驱动信号输出端和所述第二电平输入端连接，用于接收第三时钟信号，并在所述第三时钟信号为第一电平且所述上拉控制节点被下拉为第二电平时，将所述驱动信号输出端与所述第二电平输入端导通；

所述清零模块，与清零信号输入端、所述上拉控制节点、所述驱动信号输出端、所述维持信号输入端和所述第二电平输入端连接，用于接收清零信号，并在所述清零信号为第一电平时，将所述上拉控制节点、所述驱动信号输出端和所述维持信号输入端，与所述第二电平输入端导通。

在一种可能的设计中，所述维持辅助模块包括：第十七晶体管和第十三晶体管；

所述第十七晶体管的栅极与所述上拉控制节点连接，源极与所述第二电平输入端连接，漏极与所述第十三晶体管的栅极连接；

所述第十三晶体管的栅极与所述第三时钟信号连接，漏极与所述驱动信号输出端连接，源极与所述第二电平输入端连接。

在一种可能的设计中，所述维持控制模块包括：第五晶体管；

所述第五晶体管的栅极和漏极均与所述第四时钟信号连接，源极与所述维持模块的维持信号输入端连接。

在一种可能的设计中，所述维持模块包括：第十六晶体管、第六晶体管、第七晶体管和第八晶体管；

所述第十六晶体管的栅极与所述驱动信号输入端连接，源极与所述第二电平输入端连接，漏极与所述维持模块连接；

所述第六晶体管的栅极与所述上拉控制节点连接，源极与所述第二电平输入端连接，漏极与所述维持控制模块连接；

所述第七晶体管的栅极与所述第三时钟信号的输入端连接，源极与所述第二电平输入端连接，漏极与所述维持控制模块连接；

所述第八晶体管的漏极与所述上拉控制节点连接，源极与所述第二电平输入端连接，栅极与所述维持控制模块连接。

在一种可能的设计中，所述下拉模块包括：第十一晶体管；

所述第十一晶体管的栅极与所述第二时钟信号连接，漏极与所述驱动信号输出端连接，源极与所述第二电平输入端连接。

在一种可能的设计中，所述下拉模块还包括：第九晶体管；

所述第九晶体管的栅极与后级驱动信号输入端连接，漏极与所述上拉控制节点连接，源极与所述第二电平输入端连接。

在一种可能的设计中，所述上拉输入模块包括：第一晶体管；

所述第一晶体管的栅极和漏极均与所述驱动信号输入端连接，源极与所述上拉控制节点连接。

在一种可能的设计中，所述上拉模块包括：第十晶体管和第一电容；

所述第十晶体管的栅极与所述上拉控制节点连接，漏极与所述第一时钟信号连接，源极与所述驱动信号输出端连接；

所述第一电容的一端与所述上拉控制节点连接，另一端与所述驱动信号输出端连接。

在一种可能的设计中，所述清零模块包括：第二晶体管、第十二晶体管和第三晶体管；

所述第二晶体管的栅极与所述清零信号输入端连接，漏极与所述上拉控制节点连接，源极与所述第二电平输入端连接；

所述第三晶体管的栅极与所述清零信号输入端连接，漏极与所述维持信号输入端连接，源极与所述第二电平输入端连接；

所述第十二晶体管的栅极与所述清零信号输入端连接，漏极与所述驱动信号输出端连接，源极与所述第二电平输入端连接。

在一种可能的设计中，所述栅极驱动单元，还包括：启动模块；

所述启动模块，与扫描启动信号输入端、所述上拉控制节点和所述第二电平输入端连接，用于接收扫描启动信号，并在所述扫描启动信号为第一电平时，将所述上拉控制节点与所述第二电平输入端导通。

在一种可能的设计中，所述启动模块包括：第四晶体管；

所述第四晶体管的栅极与所述扫描启动信号输入端连接，漏极与所述上拉控制节点连接，源极与所述第二电平输入端连接。

第二方面，本发明实施例提供一种一种栅极扫描驱动电路，包括：多个级联的栅极驱动单元；所述栅极驱动单元为如第一方面以及第一方面各种可能的设计所述的栅极驱动单元。

第三方面，本发明实施例提供一种液晶显示装置，包括：液晶显示基板、以及设置于所述液晶显示基板上的数据驱动电路和如第二方面所述的栅极扫描驱动电路。

本实施例提供的栅极驱动单元、栅极扫描驱动电路和液晶显示装置，该栅极驱动单元包括上拉输入模块、上拉模块、下拉模块、维持控制模块、维持模块、维持辅助模块和清零模块；所述上拉输入模块，与驱动信号输入端和上拉控制节点连接，用于接收上级驱动信号，并在所述上级驱动信号为第一电平时，将所述上拉控制节点置为第一电平；所述上拉模块，与所述上拉控制节点、第一时钟信号和驱动信号输出端连接，用于在所述上拉控制节点为第一电平时，将所述第一时钟信号与所述驱动信号输出端导通；所述下拉模块，与所述驱动信号输出端、第二时钟信号和第二电平输入端连接，用于接收第二时钟信号，并在所述第二时钟信号为第一电平时，将所述驱动信号输出端与所述第二电平输入端导通；所述维持控制模块，与所述维持模块的维持信号输入端和第四时钟信号连接，用于接收第四时钟信号，并在所述第四时钟信号为第一电平时，将所述维持信号输入端置为第一电平；所述维持模块，与所述驱动信号输入端、上拉控制节点、第三时钟信号和所述第二电平输入端连接，用于在所述驱动信号输入端接收的上级驱动信号为第二电平且所述上拉控制节点被下拉为第二电平后使能，并在所述维持模块的维持信号输入端为第一电平且所述第三时钟信号为第二电平时，将所述上拉控制节点与所述第二电平输入端导通；所述维持辅助模块，与所述上拉控制节点、所述第三时钟信号、所述驱动信号输出端和所述第二电平输入端连接，用于接收第三时钟信号，并在所述第三时钟信号为第一电平且所述上拉控制节点被下拉为第二电平时，将所述驱动信号输出端与所述第二电平输入端导通；所述清零模块，与清零信号输入端、所述上拉控制节点、所述驱动信号输出端、所述维持信号输入端和所述第二电平输入端连接，用于接收清零信号，并在所述清零信号为第一电平时，将所述上拉控制节点、所述驱动信号输出端和所述维持信号输入端，与所述第二电平输入端导通。本实施例提供的栅极驱动单元通过设置维持辅助模块，能够在驱动信号输出低电平时的任意时钟周期内均实现对驱动信号输出端进行拉低，减少了栅极驱动单元输出的驱动信号存在的杂峰或噪音，提高驱动信号的稳定性，改善显示面板的显示不良问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中栅极驱动单元的电路示意图；

图2为图1所示栅极驱动单元的时序示意图；

图3为本发明一实施例提供的栅极驱动单元的电路示意图；

图4为本发明又一实施例提供的栅极驱动单元的电路示意图；

图5为本发明又一实施例提供的栅极驱动单元的电路示意图；

图6为本发明一实施例提供的液晶显示装置的结构示意图。

附图标记：

11：上拉输入模块；12上拉模块；20下拉模块；31维持控制模块；32维持模块；33维持辅助模块；40清零模块；m1：第一晶体管；m2：第二晶体管；m3：第三晶体管；m4：第四晶体管；m5：第五晶体管；m6：第六晶体管；m7：第七晶体管；m8：第八晶体管；m9：第九晶体管；m10：第十晶体管；m11：第十一晶体管；m12：第十二晶体管；m13：第十三晶体管；m6a：第十六晶体管；m7a：第十七晶体管；cka：第一时钟信号；ckb：第二时钟信号；ckc：第三时钟信号；ckd：第四时钟信号；gn-b：驱动信号输入端；gn：驱动信号输出端；neta：上拉控制节点；netb：维持信号输入端；vss：第二电平。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1为现有技术中栅极驱动单元的电路示意图。如图1所示，该栅极驱动单元采用的是13t1c(13个薄膜晶体管1个电容)的电路结构。其包括：上拉单元(m1、m10和c1)，下拉单元(m9和m11)，维持单元(m5、m6、m6a、m7和m8)，清零单元(m2、m12和m3)。

在具体实现过程中，当驱动信号输入端input输入的上级驱动信号为高电平时，上拉单元中的m1导通，给上拉控制节点neta充电，在neta节点为高电平是上拉单元中的m10导通，则面内驱动信号输出端output输出高电平。当后级信号gn+a(后面第a级信号，例如a＝2,gn+2为gn+1下一级驱动信号输出端输出的驱动信号，gn+1为gn下一级驱动信号输出端输出的驱动信号，gn为本级驱动信号输出端输出的驱动信号)为高电平时，下拉单元中的m9打开，上拉控制节点neta与第二电平输入端vss导通，进行放电，neta被拉低至vss，m10关闭，与此同时，第二时钟信号ckb处于高电平状态，控制下拉单元中的m11导通，驱动信号输出端output与第二电平输入端vss导通，且output被拉低至vss，gn输出低电平；当驱动信号输入端输入的上级驱动信号为高电平时，维持单元的m6导通，将维持信号输入端netb拉低至vss，当第三时钟信号ckc处于高电平状态时，netb被拉低至vss，此时上两种情况维持单元均不工作；当上级驱动信号为低电平时，且第四时钟信号ckd为高电平时，维持单元的m5导通，此时m8导通，对neta点进行放电，将neta拉低至vss；在一帧画面结束下一帧画面导通前，清零信号clr为高电平，清零单元中的m2、m4和m12均导通，分别对neta、netb和output进行放电，实现清零功能。

图2为图1所示栅极驱动单元的时序示意图。以下结合图2对图1所示栅极驱动单元在各个期间内的工作状态进行示例说明：

如图2所示，cka、ckb、ckc和ckd为周期相同，相位不同的时钟信号，neta为图1中上拉控制节点处的电平，也即m10的栅极电压，netb为图1中m8的栅极电压，gnout1为本级驱动信号输出端输出的本级驱动信号，也即gn；gnout2为gnout1下一级驱动信号输出端输出的驱动信号，也即gn+1；gnout3为gnout2的下一级驱动信号输出端输出的驱动信号，也即gn+2。

期间①：由于驱动信号输入端input输入的驱动信号gn-b(本实施例中以b为2为例，也即gn-2，gn-2为gn-1的上一级驱动信号输出端输出的驱动信号，gn-1为gn的上一级驱动信号输出端输出的驱动信号，gn为本级驱动信号输出端输出的驱动信号)为高电平，m1导通，neta变为高电平，此时ckc为高电平，m7导通，netb处于被拉低至vss，即处于低电平状态，m8关闭，此时ckb处于高电平，m11导通，驱动信号输出端output输出的驱动信号gn处于低电平；

期间②：ckd变为高电平，m5导通，ckc变为低电平，m7关闭，此时gn-2处于高电平，m6导通，那么netb信号依旧连通vss，处于低电平，m8关闭，neta信号维持；

期间③：ckc和ckd维持，ckb变为低电平，m11关闭，cka变为高电平，neta处于高电平，m10导通，gn输出高电平，通过m10和电容c1的电容耦合效应，neta信号进一步提升，在原有高电平vgh基础上增加一个vgs(也即vgh+vgs)；

期间④：ckd变为低电平，m5关闭，ckc变为高电平，m7导通，gn-2处于低电平，m6关闭，netb处于低电平，m8持续关闭，gn持续输出高电平；

期间⑤：cka变为低电平，m10输出低电平，ckb变为高电平，m11导通，gn被拉低至vss，ckc和ckd维持，netb处于低电平；

期间⑥：ckc变为低电平，ckd处于高电平，此时m7关闭，m5导通，netb信号处于高电平，m8导通，neta被拉低至vss，cka和ckb维持，neta处于低电平，m11导通，gn连接vss，此时m9的栅极连接的gn+a(本实施例中，以a为3为例，也即gn+a为gn+3)处于高电平，m9导通，neta连接vss；如此m9与m8工作周期重复；

期间⑦：cka变为高电平，ckb变为低电平，此时，m11关闭，ckc和ckd维持，netb处于高电平，m8导通，neta处于低电平；

期间⑧：ckc变为高电平，ckd处于低电平，m7导通，m5关闭，netb处于低电平，m8关闭，ckb维持低电平，m11关闭，cka维持高电平，此时neta及gn均未有被拉低，处于悬空状态，因此易产生从cka中高电平信号传过来高电平输入信号，使得gn产生杂信号，从而显示面板产生不良；

期间⑨：cka变为低电平，ckb变为高电平，m11导通，gn连接vss，ckc和ckd维持，m7导通，m5关闭，netb处于低电平，m8关闭；

期间⑩：等同期间⑥，ckc变为低电平，ckd处于高电平，此时m7关闭，m5导通，netb信号处于高电平，m8导通，neta被拉低至vss，cka&ckb维持，neta处于低电平，m11导通，gn连接vss，此时gn+3处于高电平，m9期间导通，gn连接vss；

期间等同期间⑦；

期间等同期间⑧；……

以此类推，如上往复期间⑤～⑧，直至该帧幅周期完成。

在每个帧幅周期内等同期间⑧的期间内都容易产生gn信号的异常输出，当多个期间⑧信号异常时，会使得形成异常的输出引起杂峰出现，为了解决该问题，本发明实施例提供一种栅极驱动单元，以减少输出的驱动信号的杂峰和噪音，以避免显示面板出现显示不良现象。

本发明实施例通过设置维持辅助模块，增加了ckc信号走线以及多个下拉器件，将驱动信号输出端通过该ckc信号走线以及多个下拉器件与vss连通，有效避免了驱动信号输出端的异常输出。

下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。

图3为本发明一实施例提供的栅极驱动单元的电路示意图。如图3所示，该栅极驱动单元包括：上拉输入模块11、上拉模块12、下拉模块20、维持控制模块31、维持模块32、维持辅助模块33和清零模块40。

上拉输入模块11，与驱动信号输入端gn-b和上拉控制节点neta连接，用于接收上级驱动信号，并在上级驱动信号为第一电平时，将上拉控制节点neta置为第一电平。

上拉模块12，与上拉控制节点neta、第一时钟信号cka和驱动信号输出端gn连接，用于在上拉控制节点neta为第一电平时，将第一时钟信号cka与驱动信号输出端gn导通。

下拉模块20，与驱动信号输出端gn、第二时钟信号ckb和第二电平vss输入端连接，用于接收第二时钟信号ckb，并在第二时钟信号ckb为第一电平时，将驱动信号输出端gn与第二电平vss输入端导通。

维持控制模块31，与维持模块32的维持信号输入端netb和第四时钟信号ckd连接，用于接收第四时钟信号ckd，并在第四时钟信号ckd为第一电平时，将维持信号输入端netb置为第一电平。

维持模块32，与驱动信号输入端gn-b、上拉控制节点neta、第三时钟信号ckc和第二电平vss输入端连接，用于在驱动信号输入端gn-b接收的上级驱动信号为第二电平vss且上拉控制节点neta被下拉为第二电平vss后使能，并在维持模块32的维持信号输入端netb为第一电平且第三时钟信号ckc为第二电平vss时，将上拉控制节点neta与第二电平vss输入端导通。

维持辅助模块33，与上拉控制节点neta、第三时钟信号ckc、驱动信号输出端gn和第二电平vss输入端连接，用于接收第三时钟信号ckc，并在第三时钟信号ckc为第一电平且上拉控制节点neta被下拉为第二电平vss时，将驱动信号输出端gn与第二电平vss输入端导通。

清零模块40，与清零信号输入端、上拉控制节点neta、驱动信号输出端gn、维持信号输入端netb和第二电平vss输入端连接，用于接收清零信号，并在清零信号为第一电平时，将上拉控制节点neta、驱动信号输出端gn和维持信号输入端netb，与第二电平vss输入端导通。

实际应用中，上拉输入模块11接收的驱动信号，可以是上级扫描信号，还可以是上级级传信号。本实施例对此不做限定，以实际电路需要为准。

上拉模块12用于产生本级驱动信号，输出到本级扫描信号线，进而输出给像素显示区域进行扫描线的驱动。

可选地，本实施例中第二电平vss为低电平，第一电平为高电平。

本实施例中，通过增加第三时钟信号ckc的走线，将ckc接入维持辅助模块33，使得维持辅助模块33中的器件能够在第三时钟信号ckc为第一电平，且neta点的信号为低电平时(此处的高电平可以是上一期间被拉低且本期间维持的低电平)，维持辅助模块33可以将驱动信号输出端gn进行快速拉低，保证了neta的低电平的维持，以及驱动信号输出端gn的低电平的输出，避免了由于neta或驱动信号输出端gn未出现明确拉低动作而产生的噪声及杂峰。

可以理解，维持辅助模块33的内部电路的是实现方式可以有多种，只要能够保证下拉器件能够在未明确设置下拉动作的各期间内(例如期间⑧或等同于期间⑧的各个期间)对驱动信号输出端gn进行拉低即可，本实施例对此不做限定。

本实施例提供的栅极驱动单元通过设置维持辅助模块33，能够在驱动信号输出低电平时的任意时钟周期内均实现对驱动信号输出端gn进行拉低，减少了栅极驱动单元输出的驱动信号存在的杂峰或噪音，提高驱动信号的稳定性，改善显示面板的显示不良问题。

图4为本发明又一实施例提供的栅极驱动单元的电路示意图。在上述实施例的基础上本实施例对维持辅助模块33进行了详细说明，如图4所示，维持辅助模块33包括：第十七晶体管m7a和第十三晶体管m13；第十七晶体管m7a的栅极与上拉控制节点neta连接，源极与第二电平vss输入端连接，漏极与第十三晶体管m13的栅极连接，用于在neta维持在低电平或者被拉低至低电平时，使能维持辅助模块33；第十三晶体管m13的栅极与第三时钟信号ckc连接，漏极与驱动信号输出端gn连接，源极与第二电平vss输入端连接，用于在ckc为高电平时，将驱动信号输出端gn拉低。以确保每个期间(尤其是图2所示的期间⑧以及与期间⑧等同的各期间)是驱动信号输出端gn有明确的电平控制，避免因出现悬浮状态而产生噪声和杂峰的情况。

可选地，如图3所示，维持控制模块31包括：第五晶体管m5；第五晶体管m5的栅极和漏极均与第四时钟信号ckd连接，源极与维持模块32的维持信号输入端netb连接，用于根据第四时钟信号ckd，对维持模块32进行控制，以对neta进行电平维持，避免非正常信号的干扰。

可选地，如图3所示，维持模块32包括：第十六晶体管m6a、第六晶体管m6、第七晶体管m7和第八晶体管m8；第十六晶体管m6a的栅极与驱动信号输入端gn-b连接，源极与第二电平vss输入端连接，漏极与维持模块32连接，用于在驱动信号输入端gn-b输入低电平时，使能维持模块32；第六晶体管m6的栅极与上拉控制节点neta连接，源极与第二电平vss输入端连接，漏极与维持控制模块31连接，用于在上拉控制节点neta被下拉模块20拉低后，使能维持模块32；第七晶体管m7的栅极与第三时钟信号ckc的输入端连接，源极与第二电平vss输入端连接，漏极与维持控制模块连接，用于在ckc为低电平时，使能维持模块32；第八晶体管m8的漏极与上拉控制节点neta连接，源极与第二电平vss输入端连接，栅极与维持控制模块连接，用于在维持模块32被使能后，且ckd为高电平时，将neta的电位维持低电平。

可选地，如图3所示，下拉模块20包括：第十一晶体管m11；第十一晶体管m11的栅极与第二时钟信号ckb连接，漏极与驱动信号输出端gn连接，源极与第二电平vss输入端连接，用于在第二时钟信号ckb为高电平时，将驱动信号输出端gn进行拉低。

可选地，如图3所示，上拉输入模块11包括：第一晶体管m1；第一晶体管m1的栅极和漏极均与驱动信号输入端gn-b连接，源极与上拉控制节点neta连接，用于在驱动信号输入端gn-b输入的上级驱动信号为高电平时，将上拉控制节点neta拉高。

可选地，如图3所示，上拉模块12包括：第十晶体管m10和第一电容；第十晶体管m10的栅极与上拉控制节点neta连接，漏极与第一时钟信号cka连接，源极与驱动信号输出端gn连接，用于在neta为高电平是导通，是cka通过驱动信号输出端gngn输出；第一电容的一端与上拉控制节点neta连接，另一端与驱动信号输出端gn连接，用于在驱动信号输出期间对neta的电位进行抬升。

可选地，如图3所示，清零模块40包括：第二晶体管m2、第十二晶体管m12和第三晶体管m3；第二晶体管m2的栅极与清零信号输入端连接，漏极与上拉控制节点neta连接，源极与第二电平vss输入端连接，用于在清零信号为高电平时，对neta进行清零；第三晶体管m3的栅极与清零信号输入端连接，漏极与维持信号输入端netb连接，源极与第二电平vss输入端连接，用于在清零信号为高电平时，对维持信号输入端netb进行清零；第十二晶体管m12的栅极与清零信号输入端连接，漏极与驱动信号输出端gn连接，源极与第二电平vss输入端连接，用于在清零信号为高电平时，对驱动信号输出端gngn进行清零。

可选地，如图3所示，栅极驱动单元，还包括：启动模块；启动模块，与扫描启动信号输入端、上拉控制节点neta和第二电平vss输入端连接，用于接收扫描启动信号，并在扫描启动信号为第一电平时，将上拉控制节点neta与第二电平vss输入端导通。

本实施例中，由于前b级的栅极驱动单元没有前级级传信号的接入，因此，扫描启动信号用于接入初始前b级的驱动信号输入端gn-b，对应接入启动模块的信号为低电平。以b为2为例，前两集的级传信号通过扫描启动信号stv开启，为防止后续goa栅极驱动单元异常开启，需要设置启动模块对neta信号进行拉低。

可选地，如图3所示，启动模块包括：第四晶体管m4；第四晶体管m4的栅极与扫描启动信号输入端连接，漏极与上拉控制节点neta连接，源极与第二电平vss输入端连接，用于在stv为高电平时，将neta信号拉低。

在具体工作过程中，当驱动信号输入端gn-b输入的上级驱动信号为高电平时，上拉单元中的m1导通，给上拉控制节点neta充电，在neta节点为高电平是上拉单元中的m10导通，则面内驱动信号输出端gn输出高电平。第二时钟信号ckb处于高电平状态，控制下拉单元中的m11导通，驱动信号输出端gn与第二电平vss输入端vss导通，且output被拉低至vss，gn输出低电平；当驱动信号输入端gn-b输入的上级驱动信号为高电平时，维持单元的m6导通，将维持信号输入端netb拉低至vss，当第三时钟信号ckc处于高电平状态时，netb被拉低至vss，此时上两种情况维持单元均不工作；当第三时钟信号ckc处于高电平时，且neta为低电平时，m17关闭，m13导通，将驱动信号输出端gn与vss导通，将gn拉至低电平。当上级驱动信号为低电平时，且第四时钟信号ckd为高电平时，维持单元的m5导通，此时m8导通，对neta点进行放电，将neta拉低至vss；在一帧画面结束下一帧画面导通前，清零信号clr为高电平，清零单元中的m2、m4和m12均导通，分别对neta、netb和output进行放电，实现清零功能。

针对各期间的工作状态，如图2所示，现有技术中在期间⑥，ckc变为低电平，ckd处于高电平，此时m7关闭，m5导通，netb处于高电平，m8导通，neta被拉低至vss，cka和ckb维持，neta处于低电平，m11导通，gn连接vss，此时gn+a(假设a为3)处于高电平，m9器件开启，neta连接vss；如此m9与m8工作周期重复；因此，为了节约电路面积，本实施例中可以相对于现有技术去除m9器件，同期内使用m8器件拉低neta至vss即可。另外，在期间⑧内，ckc变为高电平，m13器件导通，m7a关闭，ckd处于低电平，m7导通，m5关闭，gn连接vss，gn在非输出期间内维持低电平状态，有效防止栅极驱动单元驱动信号输出异常；在期间③和④，此时gn处于高电平状态时，neta信号处于高电平，m7a开启，那么m13关闭，防止m13器件拉低gn处于vgh输出状态。因帧幅周期内其他工作周期与图2所示都等同类似，不在详细赘述。通过进行上述的周期循环，在非gn输出状态时，gn一直处于被拉低至vss状态，那么由此可避免gn的异常输出。

在上述过程中，相对于现有技术中的13t1c的电路结构，鉴于m9与m8同为neta的下拉器件，因此，本实施例提供的栅极驱动单元省去了下拉单元中的m9，在保证电路稳定的前提下，节省了面积。去除m9器件可降低gn间的级传影响，从而各级栅极驱动单元间可不需要级联，减弱了各个栅极驱动单元之间的相互影响，在单个栅极驱动单元异常时，不会造成多行的异常，并且能够迅速定位到异常位置。

图5为本发明又一实施例提供的栅极驱动单元的电路示意图。在上述实施例的基础上，例如在图4所示实施例的基础上，为了保证下拉效果，增设了第九晶体管m9，以实现对neta的下拉。如图5所示，本实施例中，下拉模块20还包括：第九晶体管m9；第九晶体管m9的栅极与后级驱动信号输入端gn-b连接，漏极与上拉控制节点neta连接，源极与第二电平vss输入端连接。

在具体工作过程中，当驱动信号输入端gn-b输入的上级驱动信号为高电平时，上拉单元中的m1导通，给上拉控制节点neta充电，在neta节点为高电平是上拉单元中的m10导通，则面内驱动信号输出端gn输出高电平。当下级信号gn+a为高电平时，下拉单元中的m9打开，上拉控制节点neta与第二电平vss输入端vss导通，进行放电，neta被拉低至vss，m10关闭，与此同时，第二时钟信号ckb处于高电平状态，控制下拉单元中的m11导通，驱动信号输出端gn与第二电平vss输入端vss导通，且output被拉低至vss，gn输出低电平；当驱动信号输入端gn-b输入的上级驱动信号为高电平时，维持单元的m6导通，将维持信号输入端netb拉低至vss，当第三时钟信号ckc处于高电平状态时，netb被拉低至vss，此时上两种情况维持单元均不工作；当第三时钟信号ckc处于高电平时，且neta为低电平时，m17关闭，m13导通，将驱动信号输出端gn与vss导通，将gn拉至低电平。当上级驱动信号为低电平时，且第四时钟信号ckd为高电平时，维持单元的m5导通，此时m8导通，对neta点进行放电，将neta拉低至vss；在一帧画面结束下一帧画面导通前，清零信号clr为高电平，清零单元中的m2、m4和m12均导通，分别对neta、netb和output进行放电，实现清零功能。

针对各期间的工作状态，在期间⑧内，ckc变为高电平，m13器件导通，m7a关闭，ckd处于低电平，m7导通，m5关闭，gn连接vss，gn在非输出期间内维持低电平状态，有效防止栅极驱动单元驱动信号输出异常；在期间③和④，此时gn处于高电平状态时，neta信号处于高电平，m7a开启，那么m13关闭，防止m13器件拉低gn处于vgh输出状态。因帧幅周期内其他工作周期与图2所示都等同类似，不在详细赘述。

本实施例提供的栅极驱动单元，通过在原有13t1c电路的基础上增设维持辅助模块33，能够在驱动信号输出低电平时的任意时钟周期内均实现对驱动信号输出端gn进行拉低，减少了栅极驱动单元输出的驱动信号存在的杂峰或噪音，提高驱动信号的稳定性，改善显示面板的显示不良问题。

本发明一实施例还提供了一种栅极扫描驱动电路，包括：多个级联的栅极驱动单元；栅极驱动单元为如图3至图5的栅极驱动单元。

图6为本发明一实施例提供的液晶显示装置的结构示意图。如图6所示，该液晶显示装置60包括液晶显示基板61、分别与液晶显示基板61连接的栅极扫描驱动电路62和数据驱动电路63以及与数据驱动电路63连接的电路板64，栅极扫描驱动电路62设置在液晶显示基板61的内部，电路板64均与数据驱动电路63和栅极扫描驱动电路62连接，液晶显示基板61上设有纵横交错的多个扫描线gx1011和多个数据线sy1012，扫描线611设有栅极，栅极扫描驱动电路62与该多个扫描线611连接并给扫描线611提供信号，数据驱动电路63与多个数据线612连接并给数据线612提供信号。

栅极驱动器内设有上述的栅极扫描驱动电路，电路板104内设有电平转换器(levelshift)、时序控制器芯片(t-con)、gip电路等，电路板输出低电平vss、第一时钟信号cka、第二时钟信号ckb、第三时钟信号ckc、第四时钟信号ckd、启动信号stv至栅极扫描驱动电路。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。