一种像素电路的制作方法
【技术领域】
[0001] 本发明主要是关于显示器领域，更确切地说，是关于AMOLED像素电路区域的设 计。
【背景技术】
[0002] 在现有技术中，如果试图增加显示器的面板尺寸来迎合消费者的需求，则随着屏 幕的尺寸的增大，随之而来的负载也会越来越大，很明显的一个弊端是，从屏幕的底部到顶 部会存在RC loading负载效应，致使屏幕各个不同区域的数据信号略有不同，譬如在一列 像素中可能会发生底部和顶部的数据信号不一致，造成屏幕的显示差异。但现有技术并未 提出解决此问题的应对方案，因此在屏幕显示面板尺寸增加的同时，有必要提供一种方法 来保障可屏幕底部和顶部的显示效果一致。
【发明内容】
[0003] 在一个可选实施例中，本发明提供过了 一种像素电路，包括像素补偿阵列，所述像 素补偿阵列包含多个像素补偿单元；其中
[0004] 在所述像素补偿阵列中的任意一列所述像素补偿单元，皆包括存储电容值相异的 第一部分像素补偿单元和第二部分像素补偿单元。
[0005] 上述的一种像素电路，任意一列所述像素补偿单元中的首个所述像素补偿单元的 所述存储电容值被设置为低于末尾所述像素补偿单元的所述存储电容值。
[0006] 上述的一种像素电路，在任意一列的所述像素补偿单元中，使各所述像素补偿单 元的所述存储电容值按从首个所述像素补偿单元到末尾所述像素补偿单元的顺序依次逐 步递增。
[0007] 上述的一种像素电路，在所述像素补偿阵列中的任意一列所述像素补偿单元，包 括多级像素补偿模块，并且每一级所述像素补偿模块包括一个或多个连续的所述像素补偿 单元；其中，一个所述像素补偿模块中各所述像素补偿单元的所述存储电容值均大于其他 所述像素补偿模块中各所述像素补偿单元的所述存储电容值。
[0008] 上述的一种像素电路，在所述多级像素补偿模块中，任意一级所述像素补偿模块 中的各个所述像素补偿单元的所述存储电容值皆相等。
[0009] 在另一个实施例中，本发明提供了一种像素电路，包括像素补偿阵列，其特征在 于，所述像素补偿阵列包含多个像素补偿单元，在所述像素补偿阵列中的任意一列所述像 素补偿单元，皆包括存储电容值相异的第一部分像素补偿单元和第二部分像素补偿单元， 以抑制同一列所述像素补偿单元共用的一条数据线施加给不同所述像素补偿单元的数据 信号的畸变效应，藉此减小同一列所述像素补偿单元中各所述像素补偿单元的所述存储电 容在充电过程中达到的电压值的差异。
[0010] 上述的一种像素电路，在同一列所述像素补偿单元中，将接收的所述数据信号发 生重度畸变的一部分所述像素补偿单元中的所述存储电容值调节至比接收的所述数据信 号发生轻微畸变或未发生畸变的另一部分所述像素补偿单元中的所述存储电容值大。
【附图说明】
[0011] 阅读以下详细说明并参照以下附图之后，本发明的特征和优势将显而易见：
[0012] 图1是补偿电路的基本架构；
[0013] 图2是补偿电路的时序控制；
[0014] 图3A~3D是补偿电路基于图2的时序控制的响应示意图；
[0015] 图4是补偿电路阵列在基板上的布局；
[0016] 图5是数据线的数据信号在显示屏幕上底部和顶部发生畸变的示意图；
[0017] 图6是流经二极管的电流在显示屏幕上底部和顶部的差异；
[0018] 图7是改变电容值后存储电容上的电压在屏幕底部和顶部的差异；
[0019] 图8是改变电容值后流经二极管的电流在显示屏幕上底部和顶部的差异；
[0020] 图9是改变一列像素补充电路中一系列存储的电容值的一个可选实施例。
【具体实施方式】
[0021] 下面将结合各实施例，对本发明的技术方案进行清楚完整的阐述，但所描述的实 施例仅是本发明用作叙述说明所用的实施例而非全部的实施例，基于该等实施例，本领域 的技术人员在没有做出创造性劳动的前提下所获得的方案都属于本发明的保护范围。如图 1，以一个常规高清6HD (high definition)像素补偿电路或单元进行叙述说明。
[0022] 在像素补偿电路中，存储电容Cst连接在第一节点Nl和提供电源电压VDD的第 一电压输入端ELVDD之间，在第一节点Nl和一个第二电压输入端之间串联有第一晶体管 Ml和第二晶体管M2,该第二电压输入端输入一个参考电压Vin，并且第二晶体管M2的第一 端连接到参考电压Vin，而第二晶体管M2的第二端与第一晶体管Ml的第一端相连，第一晶 体管Ml的第二端连接到第一节点Nl。此外，在第一电压输入端ELVDD和第二节点N2之间 连接有一个第七晶体管M7,和在第二节点N2与一个数据线输入端Dlin之间连接有一个第 五晶体管M5,第七晶体管M7的第一端连接到第二节点N2而第二端连接到第一电压输入端 ELVDD，第五晶体管M5的第一端连接到数据线输入端Dlin而第二端连接到第二节点N2。
[0023] 另外，在OLED发光元件Dl的阳极和第二节点N2之间串联有第六晶体管M6和第 八晶体管M8,第八晶体管M8的第一端连接到第二节点N2而第二端连接到第六晶体管M6的 第一端，第六晶体管M6的第二端则连接到发光元件Dl的阳极，其中第八晶体管M8的控制 端连接到第一节点Nl。以及，第八晶体管M8的第二端和第六晶体管M6的第一端互连于一 个第三节点N3,在第三节点N3和第一节点Nl之间串联有第二晶体管M3和第四晶体管M4， 第三晶体管M3的第二端连接到第一节点N1，第四晶体管M4的第一端连接到第三节点N3， 第三晶体管M3的第一端和第四晶体管M4的第二端互连。第九晶体管M9连接在发光元件 Dl的阳极和提供参考电压Vin的第二电压输入端之间，其第一端连接到Dl的阳极而第二端 连接到第二电压输入端。
[0024] 在一些实施例中，本文提及的第一晶体管至第九晶体管Ml~M9都可以选择P型 的薄膜晶体管TFT。此外设定第一晶体管至第九晶体管Ml~M9各自的控制端是栅极，以及 该等晶体管各自的第一端可以例如是源极（或漏极）而第二端则对应为漏极（或源极）。 作为电子开关，晶体管的控制端可以控制它的第一端与第二端之间的接通或关断。在图I 中，第一扫描信号Sn-I同时耦合到第一、第二晶体管Ml、M2的控制端，第二扫描信号Sn同 时耦合到第三、第四和第五晶体管M3、M4和M5的控制端，第三扫描信号Sn+Ι耦合到第九晶 体管M9的控制端，使能信号En则同时耦合到第六、第七晶体管M6、M7的控制端。发光元件 Dl的阴极连接到一个第三电压输入端ELVSS，并且一般在第三电压输入端ELVSS输入地电 位或者较之正电源电压VDD为负值的负电压VSS。
[0025] 参见图3A，展示了像素补偿单元中的各个晶体管对应于图2的时序控制的时段Tl 的开关响应动作。在该时段Tl，使能信号En是高电平状态，受使能信号En控制的第六晶体 管M6和第七晶体管M7被关断。第二扫描信号Sn是高电平状态，受第二扫描信号Sn控制 的第三晶体管M3和第四晶体管M4以及第五晶体管M5被关断。第三扫描信号Sn+Ι也是高 电平状态，则受第三扫描信号Sn+Ι控制的第九晶体管M9也被关断，并且在此阶段第八晶体 管M8也是关断的。第一扫描信号Sn-I是低电平状态，受第一扫描信号Sn-I控制的第一晶 体管Ml和第二晶体管M2是接通的，第一扫描信号Sn-I作为存储电容Cst的初始化讯号在 节点Nl处给存储电容Cst充电，使参考电压Vin的电压讯号写入到存储电容Cst，此时第一 节点Nl的电位大体上是Vin。
[0026] 参见图3B，展示了像素补偿单元中的各个晶体管对应于图2的时序控制的时段T2 的开关响应动作。在该时段T2,使能信号En是高电平状态，第六晶体管M6和第七晶体管 M7被关断。第一扫描信号Sn-I是高电平状态，第一晶体管Ml和第二晶体管M2是关断的。 第三扫描信号Sn+Ι也是高电平状态，第九晶体管M9也被关断。第二扫描信号Sn是低电平 状态，第三晶体管M3和第四晶体管M4以及第五晶体管M5被接通，并且第二节点N2的电位 大于第一节点Nl的电位，第八晶体管M8也被接通。第二扫描信号Sn负责在第一节点Nl 写入提供在数据线data I ine上的数据，也即写入在数据线输入端Dl in上所输入的电压讯 号Vdata，体现在藉由导通的第三至第五晶体管M3~M5和导通的第八晶体管M8的支路处 于临界导通平衡状态时，迫使第一节点Nl的电位大体上变化至Vdata - I Vthp I，该Vthp是 作为驱