专利名称：一种适用于台阶结构的自对准掺杂工艺的制作方法
技术领域：
本发明涉及光通讯系统技术领域，特别是一种适用于台阶结构的自对准掺杂工艺。
背景技术：
随着微电子技术的飞速发展和微电子设计、制作水平的不断提高，基于新结构、新材料、新工艺的器件正在被越来越多的研制出来，以满足人们对器件性能的越来越高的要求。而许多新型微电子器件都具有三维立体结构，有别于传统器件的二维平面结构。这种三维立体结构不仅能够进一步减小器件尺寸，提高集成度，而且有助于减小器件功耗，提高器件的响应速度。但与此同时，具有三维结构的器件也对器件的工艺制作提出了更高的要求。三维结构中器件在高度方向上存在台阶，因此在光刻工艺中，由于曝光时台阶的上部和下部不处在同一个平面内，因而光刻的图形转移质量以及套刻精度会受到比较大的影响。
在日新月异的微电子机械系统(MEMS)领域以及光通讯系统中的光电集成领域，这种三维结构的尺寸更大(微米量级甚至几十、几百微米量级)，因此如果在已形成的三维结构中进行后续工序，光刻的套刻精度将很难得到保证，而且三维结构中台阶的高度越大，光刻套刻偏差也将会越大，因而在设计时所需要做出的让步也就越大。
比如需要在三维结构中的台阶下掺杂(热扩散方式或离子注入方式)，希望掺杂区离台阶边缘越近越好，但同时要求台阶上以及台阶侧壁被保护。在基于传统工艺思路的设计中，就需要使得掺杂区边缘与台阶边缘之间的间距足够大(具体数值视台阶高度而定)，以保证不会因为套刻偏差而将掺杂区扩展到台阶上部和侧壁部分。这种工艺让步的结果就会使得掺杂区相距台阶较远，这样不仅会增大器件功耗，更重要的是会使得器件的响应速度大为降低。
发明内容
本发明的目的在于提供一种适用于台阶结构的自对准掺杂工艺，其特征在于，通过采用两次生长的掩模层以及对掩模层的各向异性干法刻蚀，台阶边缘与位于台阶下方的掺杂区边缘实现自对准，两者间距不再取决于光刻套刻偏差，而是由台阶侧壁上的第二掩模层厚度决定。
本发明一种适用于台阶结构的自对准掺杂工艺，包含以下步骤(1)生成第一掩模层；(2)光刻定义台阶图形，刻蚀第一掩模层；(3)刻蚀形成台阶结构；(4)去除第一次光刻的残余光刻胶，保留剩余第一掩模层；(5)生成第二掩模层；(6)光刻定义掺杂区，用光刻胶作掩模各向异性刻蚀第二掩模层，形成掺杂区窗口；(7)利用(6)中所定义的窗口进行选择性掺杂形成掺杂区；在所述自对准工艺中，所述台阶边缘与所述掺杂区边缘的间距取决于所述第二掩模层的厚度，而不再由光刻套刻精度决定。
所述的台阶结构可由硅、锗硅合金、III-V族化合物半导体等与半导体工艺相兼容的材料来实现。
所述的掺杂区位于所述台阶下方，靠近所述台阶边缘处。
所述的第一掩模层应该不仅能够充当刻蚀所述台阶结构时的掩模，还应当能够充当所述步骤(7)中掺杂工艺的掩模。可由二氧化硅、氮化硅、氮氧化硅等可以进行干法刻蚀的材料。
所述台阶结构由干法刻蚀用RIE、ICP等离子刻蚀来实现，刻蚀时可由所述的第一掩模层充当刻蚀掩模，也可由光刻胶充当掩模。
如果完全由所述的第一掩模层来充当干法刻蚀所述台阶的掩模，所述第一掩模层的厚度不仅应大于干法刻蚀所述台阶时两种材料的刻蚀选择比与所述台阶的刻蚀深度的乘积，而且在干法刻蚀所述台阶之后，所述第一掩模层的剩余厚度应该仍然足够充当所述步骤(7)中掺杂工艺的掩模，即所述第一掩模层的厚度应足以充当两次掩模；如果干法刻蚀所述台阶时掩模由光刻胶充当，所述第一掩模层的厚度应大于所述步骤(7)中掺杂工艺的最小掩模厚度。
所述第二掩模层应为二氧化硅、氮化硅、氮氧化硅等可以进行各向异性干法刻蚀并能充当所述步骤(7)中掺杂工艺的掩模的材料，且与所述的第一掩模层可为同一种材料，也可为不同材料。
所述第二掩模层可由沉积、外延、高温合成等多种方式生成，但材料的生长应为各向同性，即在所述的台阶结构的侧壁及平面区域的层厚应该一致。
所述步骤(6)中第二掩模层的刻蚀应为各向异性，即刻蚀时的方向性较好，横向钻蚀较小。
所述步骤(7)中的掺杂区在形成时，所述台阶的上部由所述第一掩模层充当掩模，所述台阶的侧壁由所述第二掩模层充当掩模，而所述台阶的下部，可由所述第二掩模层充当掩模，也可由光刻胶充当掩模。
所述步骤(7)中的掺杂工艺可以为各向同性(如高温热扩散)，水平方向与垂直方向的杂质浓度分布基本一致；也可为各向异性(如离子注入)，浓度分布在垂直方向上占优。
所述步骤(7)中的掺杂区在形成时，如果在所述台阶下部由所述第二掩模层充当掩模，那么所述第二掩模层的厚度应大于所述步骤(7)中掺杂工艺在两个方向，水平方向、垂直方向上所需的最小掩模厚度；如果在所述台阶下部由光刻胶充当掩模，所述第二掩模层的厚度仅需大于所述步骤(7)中掺杂工艺在水平方向上所需的最小掩模厚度(保证所述台阶侧壁不被掺杂)即可。
由于所述第一掩模层的引入以及刻蚀所述第二掩模层时的各向异性，所述的第二掩模层的厚度决定了所述掺杂区边缘与所述台阶边缘的间距。
本发明适用于微电子、微机械系统、光通讯系统领域中的器件制作。
为进一步说明本发明的内容及特点，以下结合附图及实施例对本发明作一详细的描述，其中图1为2×2光开关结构示意图。
图2为SOI脊型波导截面示意图。
图3为具有脊型截面的调制臂结构示意图。
图4为利用自对准掺杂工艺制作2×2光开关的工艺流程示意图。
具体实施例方式
图1为本发明一个实施例的2×2光开关结构示意图，其具体结构为一个基于等离子色散效应的马赫泽德干涉仪(MZI)。这种结构由两个输入波导1、2，两个输出波导7、8，两个3dB耦合器(一个光分束器3和一个光合束器6)以及两个光相位调制臂4、5等几部分构成。本实施例中光开关的工作过程为当光从波导1输入时，分束器3将输入光分成功率相等的两束，并分别被调制臂4、5所收集。通过在调制臂中引入某种折射率调制机制，可以控制两臂中光场的相位关系，从而调节两束光在通过合束器6后的干涉情况，最终可以实现输出光在两个输出波导7、8中的开关切换功能。
本实施例中的光开关通过SOI材料来实现，图2为波导的截面示意图。在衬底硅9上方依次为夹层二氧化硅10和顶层硅11，通过干法刻蚀的方法形成脊型波导后，生长二氧化硅层12作为波导的上包层，上包层12外面为空气13。而本实施例中调制臂上的π相移是通过硅中自由载流子的等离子色散效应来实现的，其调制结构如图3所示。位于脊型调制臂顶端的p+区14和位于脊型调制臂两侧平板区域的n+区15构成了一个p+-i-n+调制结构。在二氧化硅包层12上开引线孔并制作金属电极16后，就可以对图3所示结构进行电调制。当p+-i-n+结构正偏时，大量载流子将从脊型顶部注入调制臂。根据等离子色散效应，硅材料的折射率随载流子浓度的增大而减小。因此通过调节调制功率的大小，可以调节波导中的载流子浓度，从而实现折射率调制以及光场的相位调制。
图3中n+区15的边缘与脊型波导边缘的间距G越小，载流子分布与光场分布的交叠越大，实现π相移所需的调制功率越小，而且开关速度也越快。采用本发明中涉及的自对准掺杂工艺，这一间距可以大为减小。具体工艺步骤如下(参见图4，图中的数字标号内容与图2、3一致)1)准备SOI基片(图4(a))，热氧化生长SiO2；2)光刻、腐蚀SiO2，离子注入形成p+区(图4(b))；3)去掉剩余氧化层，用LPCVD方法重新生长SiO2；4)光刻定义波导器件图形，干法刻蚀SiO2，去胶，从而将波导图形转移到SiO2层(图4(c))；5)用SiO2做掩模ICP刻蚀Si形成脊型波导截面(图4(d))；6)保留剩余的SiO2(充当第一掩模层)，然后在其上再次通过LPCVD生长SiO2充当第二掩模层。由于生长的各向同性，脊型平板区的SiO2厚度与脊型侧壁的SiO2厚度一致，而在脊型顶部，由于在生长前有残余的SiO2第一掩模层，因此脊型顶部的SiO2厚度比其它区域大。生长后光刻定义注入窗口(图4(e))；7)用光刻胶做掩模，干法刻蚀(RIE或ICP)SiO2，当未被光刻胶覆盖的平板区域的SiO2被刻穿时中止刻蚀。这样由于脊型顶部SiO2层较厚，因此刻蚀后仍有一定厚度的SiO2剩余，而由于干法刻蚀的各向异性，侧壁的SiO2厚度不变，侧壁也仍被保护(图4(f))；8)去除光刻胶，用SiO2做掩模进行离子注入形成n+区。由于脊型波导的顶部、侧壁均被SiO2保护，因此该n+区仅出现在脊型波导的平板区域(面积比图4(e)中光刻定义的注入窗口小)，而n+区的边缘与脊型波导侧壁的间距由侧壁上SiO2的厚度决定(图4(g))；9)漂掉表面SiO2层，用LPCVD方法重新生长SiO2作为波导的上包层。然后用常规方法制作引线孔、电极，即可得到如图3所示的调制结构。
在以上工艺流程中，形成n+区时应用到了本发明涉及的自对准掺杂工艺，其中的所述第一掩模层与第二掩模层均由SiO2充当。利用这一自对准工艺，不仅n+区边缘与脊型波导边缘的间距大为减小(相对于传统套刻工艺)，制作容差更大(对光刻套刻精度要求更低)，而且脊型波导两侧两个n+区位置的对称性更好(由波导两个侧壁上掩模厚度的均匀性决定，而不再取决于套刻精度)。因此，利用这种自对准掺杂工艺实现的光开关具有更小的开关功耗以及更快的开关速度。
权利要求
1.一种适用于台阶结构的自对准掺杂工艺，其特征在于，包含以下步骤(1)生成第一掩模层；(2)光刻定义台阶图形，刻蚀第一掩模层；(3)刻蚀形成台阶结构；(4)去除第一次光刻的残余光刻胶，保留剩余第一掩模层；(5)生成第二掩模层；(6)光刻定义掺杂区，用光刻胶作掩模各向异性刻蚀第二掩模层，形成掺杂区窗口；(7)利用(6)中所定义的窗口进行选择性掺杂形成掺杂区；在所述自对准工艺中，所述台阶边缘与所述掺杂区边缘的间距取决于所述第二掩模层的厚度，而不再由光刻套刻精度决定。
2.根据权利要求1所述的适用于台阶结构的自对准掺杂工艺，其特征在于，所述的台阶结构可由硅、锗硅合金、III-V族化合物半导体等与半导体工艺相兼容的材料来实现。
3.根据权利要求1所述的适用于台阶结构的自对准掺杂工艺，其特征在于，所述的掺杂区位于所述台阶下方，靠近所述台阶边缘处。
4.根据权利要求1所述的适用于台阶结构的自对准掺杂工艺，其特征在于，所述的第一掩模层应该不仅能够充当刻蚀所述台阶结构时的掩模，还应当能够充当所述步骤(7)中掺杂工艺的掩模，可由二氧化硅、氮化硅、氮氧化硅等可以进行干法刻蚀的材料。
5.根据权利要求1所述的适用于台阶结构的自对准掺杂工艺，其特征在于，所述台阶结构由于法刻蚀用RIE、ICP等离子刻蚀来实现，刻蚀时可由所述的第一掩模层充当刻蚀掩模，也可由光刻胶充当掩模。
6.根据权利要求1所述的适用于台阶结构的自对准掺杂工艺，其特征在于，如果完全由所述的第一掩模层来充当干法刻蚀所述台阶的掩模，所述第一掩模层的厚度不仅应大于干法刻蚀所述台阶时两种材料的刻蚀选择比与所述台阶的刻蚀深度的乘积，而且在干法刻蚀所述台阶之后，所述第一掩模层的剩余厚度应该仍然足够充当所述步骤(7)中掺杂工艺的掩模，即所述第一掩模层的厚度应足以充当两次掩模；如果干法刻蚀所述台阶时掩模由光刻胶充当，所述第一掩模层的厚度应大于所述步骤(7)中掺杂工艺的最小掩模厚度。
7.根据权利要求1所述的适用于台阶结构的自对准掺杂工艺，其特征在于，所述第二掩模层应为二氧化硅、氮化硅、氮氧化硅等可以进行各向异性干法刻蚀并能充当所述步骤(7)中掺杂工艺的掩模的材料，且与所述的第一掩模层可为同一种材料。
8.根据权利要求1所述的适用于台阶结构的自对准掺杂工艺，其特征在于，所述第二掩模层可由沉积、外延、高温合成方式生成，但材料的生长应为各向同性，即在所述的台阶结构的侧壁及平面区域的层厚应该一致。
9.根据权利要求1所述的适用于台阶结构的自对准掺杂工艺，其特征在于，所述步骤(6)中第二掩模层的刻蚀应为各向异性，即刻蚀时的方向性较好，横向钻蚀较小。
10.根据权利要求1所述的适用于台阶结构的自对准掺杂工艺，其特征在于，所述步骤(7)中的掺杂区在形成时，所述台阶的上部由所述第一掩模层充当掩模，所述台阶的侧壁由所述第二掩模层充当掩模，而所述台阶的下部，可由所述第二掩模层充当掩模，也可由光刻胶充当掩模。
11.根据权利要求1所述的适用于台阶结构的自对准掺杂工艺，其特征在于，所述步骤(7)中的掺杂工艺可以为各向同性，水平方向与垂直方向的杂质浓度分布基本一致；也可为各向异性，浓度分布在垂直方向上占优。
12.根据权利要求1所述的适用于台阶结构的自对准掺杂工艺，其特征在于，所述步骤(7)中的掺杂区在形成时，如果在所述台阶下部由所述第二掩模层充当掩模，那么所述第二掩模层的厚度应大于所述步骤(7)中掺杂工艺在两个方向，水平方向、垂直方向上所需的最小掩模厚度；如果在所述台阶下部由光刻胶充当掩模，所述第二掩模层的厚度仅需大于所述步骤(7)中掺杂工艺在水平方向上所需的最小掩模厚度即可。
13.根据权利要求1所述的适用于台阶结构的自对准掺杂工艺，其特征在于，由于所述第一掩模层的引入以及刻蚀所述第二掩模层时的各向异性，所述的第二掩模层的厚度决定了所述掺杂区边缘与所述台阶边缘的间距。
全文摘要
本发明涉及光通讯系统技术领域，特别是一种适用于台阶结构的自对准掺杂工艺。包含以下步骤(1)生成第一掩模层；(2)刻蚀形成台阶结构；(3)生成第二掩模层；(4)各向异性刻蚀第二掩模层；(5)形成掺杂区。在所述自对准工艺中，由于刻蚀所述第二掩模层时的各向异性，所述台阶的侧壁仍被掩蔽，而所述台阶上部被所述第一掩模层所掩蔽，因此所述台阶边缘与所述掺杂区边缘的间距取决于侧壁上第二掩模层的厚度，而不再由光刻套刻精度决定。这一间距可以得到大幅减小，从而有利于改善器件性能，提高器件成品率，降低生产成本。本发明适用于微电子、微机械系统、光通讯系统领域中的器件制作。
文档编号G03F7/20GK101055334SQ200610011658
公开日2007年10月17日 申请日期2006年4月13日 优先权日2006年4月13日
发明者孙飞, 余金中, 陈少武 申请人:中国科学院半导体研究所