一种语音数据处理和传输的方法和装置的制造方法
【技术领域】
[0001] 本发明涉及一种语音数据处理和传输方法，属于语音通信、传输与处理领域。
【背景技术】
[0002] 传统的并行传输方式由于走线多、信号间串扰大等缺陷，无法突破自身的速度瓶 颈。由于高速串行数据传输采用了源同步数据传输方式，而并行传输则因为高频下时钟抖 动和偏斜所带来的设计挑战，阻碍了并行传输频率的进一步提高。所W两者相比，高速串行 数据传输系统更适合于现代信息系统的需要。现在，国外著名设计厂商提出的高速串行传 输系统主要由 PCI Express, Rocket 10, SATA, Hype;rTranspo;rt，Rapid 10, InfiniBand 等。
[0003] 在数据的板间高速传输过程中，如果使用普通的并行传输方式，郝么走线多、信号 间串扰大、出错概率高等缺陷就不能避免，也无法突破速度瓶颈。串行传输方式由于将时钟 与数据合并传输，所W能够克服时钟和数据的抖动问题，极大提高传输速率，减少芯片外围 引脚数量、电磁干扰和功耗，并获得较佳的信号完整性，降低了背板开发成本和复杂度，满 足高频率远距离的数据通信需求，被广泛地应用到各种高速数据通信系统设计中。
[0004] 当前，在VKC总线硬件架构设计中，高速串行技术迅速取代传统的并行传输技术 正成为业界趋势。特别是Xilinx公司在FPGA中推出的Rocket IO收发器硬核，使得高速 串行能够带来更高的性能、更低的成本和更简化的设计。
[0005] 语音编码技术已有80余年的发展历史，经历了由波形编码、参数编码到混合编码 的发展过程。波形编码具有编码简单、适应能力强、语音质量好等优点，但编码速率高。参 数编码的优点是编码速率低，可W低到2. 4化PS甚至W下，但其合成语音质量差，对环境噪 声敏感。混合编码是结合W上两类编码方法发展起来的，其典型的代表为码激励线性预测 编码（CELP)、矢量和激励线形预测编码（VSECLP)、多带激励编码（MB巧。目前，国际语音编 码标准W及编码性能等如表1所示。从表中可W看到语音质量与编码速率及带宽是成正比 的，传输带宽越高，语音质量就越好。
[0006]
[0007] 在数字通信中，语音信号直接数字化所需的数码率太高，为了提高传输和存储的 效率，充分利用信道容量，必须对数字语音信号进行压缩编码。由于现有的语音编码国际标 准传输速率较高，算法较复杂，开发周期长；而低速率语音编码（编解码速度小于4. 8化PS) 的语音质量又大多不能令人满意（与G. 729语音质量相比）。在实际应用中，由于信道扩展 难、质量差，在送种情况下低速率语音编码极具吸引力。而随着数字通信业务的发展，高质 量的低速率语音编码技术成为研究的热点，它将在保密通信、语音邮件、网络通信、IP电话 等领域有广泛的应用前景。因此，亟需一种能满足窄带、低速语音通信系统的要求的语音处 理和传输的装置和方法。
【发明内容】
[0008] 本发明的技术解决问题是；为了满足窄带、低速、点对点双向语音传输的要求，在VPX总线硬件架构上，提供一种语音数据处理和传输的装置和方法。
[0009] 本发明的技术解决方案是；一种语音数据处理和传输的装置，由发送终端和接收 终端组成，发送终端包括语音AD/DA芯片、FPGA核必处理器和声码器，FPGA核必处理器包括 FPGA控制器、校验模块、FIFO缓存模块、预处理模块和串行发送模块，所述的FPGA控制器对 声码器和语音AD/DA芯片实现配置和控制，所述的声码器对语音AD/DA芯片输出的音频数 据进行采样和编码，所述的校验模块对声码器编码得到的channelpacket,进行解串处理 后对channelpacket的包头、类型和数据长度进行校验，提取channelpacket中的有效数 据，所述的FIFO缓存模块对有效数据进行缓存，所述的预处理模块判断FIFO缓存模块中的 有效数据是否满足发送条件，若满足则在有效数据前增加控制码、标识符和顿同步字后发 送到接收终端，否则发送空顿，所述的串行发送模块将并行的有效数据转换为串行数据，完 成数据顿的发送功能；
[0010] 所述的接收终端包括语音AD/DA芯片、FPGA核必处理器和声码器，FPGA核必处理 器包括FPGA控制器、串行接收模块、有效数据判断模块、FIFO缓存模块和有效数据后处理 模块，所述的串行接收模块接收发送终端发送的数据顿，将串行数据转换为并行数据输出， 所述的有效数据判断模块对发送终端发送的数据顿进行判断，提取数据顿中的有效数据缓 存到FIFO缓存模块中，所述的有效数据后处理模块对FIFO缓存模块中的有效数据长度进 行判断，若数据长度满足要求，且接收终端声码器发送的channelpacket标识信号有效时， 有效数据后模块在有效数据前插入包头、长度、类型及域控标识，将有效数据恢复成原始的 channelpacket格式发送给声码器，所述的声码器对channelpacket进行解码得到音频数 据，FPGA控制器当语音AD/DA芯片发送的顿同步信号有效时，控制声码器将解码得到音频 数据发送给语音AD/DA芯片。
[0011] 一种语音数据处理和传输的方法，包括发送终端和接收终端，
[0012] 1、发送终端：
[0013] (1)声码器对语音AD/DA芯片输出的音频数据进行采样和编码得到channel packet；
[0014] (2)对channelpacket进行解串处理后对channelpacket的包头、类型和数据长 度进行校验，提取channelpacket中的有效数据；
[0015] (3)对提取的有效数据进行缓存；
[0016] (4)对缓存的有效数据长度进行判断，若有效数据长度满足发送条件，则在有效数 据前增加控制码、标识符和顿同步字后发送到接收终端，否则发送空顿到接收终端。
[0017] 本发明在发送终端完成各种芯片的配置和控制，满足语音传输的设计要求。装置 启动后，FPGA作为主控芯片对声码器和语音AD/DA芯片实现配置和控制。包括语音AD/DA 编码器和声码器的工作模式、速率和其他功能的配置，送是语音双向传输方法实现的前提。 当配置完成后，由语音AD/DA编码器提供量化后的音频数据，声码器在codec模式下，实现 对音频数据的编解码。
[0018] 在发送终端，音频数据由语音AD/DA芯片提供，因此将语音AD/DA芯片配置为主模 式，采样速率一般为8化PS。为了利用声码器实现低速编解码，如2. 4化PS编解码，必须对 声码器进行配置和控制。首先，FPGA通过设置声码器的硬件配置管脚使其进入packet模 式，通过发送控制包的方法，设置信道包的格式和更改工作模式，使其从packet模式切换 到codec模式，从而实现语音编解码。
[0019] 本发明在发送终端完成语音信号采集、音频数据的编码和信道包数据接收处理及 缓存。FPGA是语音AD/DA芯片和声码器之间数据传输的媒介，FPGA控制语音AD/DA芯片输 出的音频数据、时钟和顿同步信号转发给声码器。为了满足2. 4化PS编码速率，声码器编码 输出的信道包数据不能直接进行传输，校验正确后，去掉包头、长度、类型和域控等字节，只 将有效数据（本实例为6个字节，具体根据信道带宽和编码速率选择匹配）进行缓存待发 送。
[0020] FPGA控制语音AD/DA芯片输出的音频数据、时