射频返回路径的阻抗的控制的制作方法
【专利摘要】本发明涉及射频返回路径的阻抗的控制。具体而言，一种用于控制射频(RF)返回路径的阻抗的系统包括匹配盒，该匹配盒进一步包括匹配电路。该系统进一步包括射频发生器，该射频发生器与匹配盒联接上以经由射频供应路径的第一部分供应射频供应信号到匹配盒。射频发生器联接到匹配盒以经由射频返回路径的第一部分接收射频返回信号。该系统还包括开关电路以及经由射频返回路径的第二部分与该开关电路联接上的等离子体反应器。等离子体反应器经由射频供应路径的第二部分联接到匹配电路。该系统包括联接到所述开关电路上的控制器，所述控制器被配置成基于调节配方控制所述开关电路以改变所述射频返回路径的阻抗。
【专利说明】射频返回路径的阻抗的控制
【技术领域】
[0001] 本发明的实施方式涉及控制射频（RF)返回路径的阻抗。
【背景技术】
[0002] 基于等离子体的系统包括用于产生信号的供应源。基于等离子体的系统进一步包 括接收信号以产生等离子体的室。等离子体用于多种操作，包括清洁晶片，在晶片上沉积氧 化物和薄膜，以及蚀刻除去一部分晶片或一部分氧化物和薄膜。
[0003] 等离子体的一些性能，例如等离子体中的驻波等，难以控制以便能控制等离子体 蚀刻或沉积的均匀性。控制等离子体性能的困难导致蚀刻晶片的材料或者在晶片上沉积材 料的不均匀性。例如，晶片在距离其中心的第一位置处比在距离中心的第二位置处被蚀刻 多。第二距离到中心的距离比第一距离到中心的距离远。作为另一个实例，晶片在第一距 离比在第二距离蚀刻较少。作为又一个实例，在晶片上在第一距离处比在第二距离处沉积 较多的材料。作为还有的一个实例，在晶片上在第二距离处比在第一距离处沉积较多的材 料。蚀刻的不均匀性导致晶片的M形蚀刻或W形蚀刻。蚀刻或沉积的不均匀性导致减少的 晶片产量。
[0004] 正是在这种背景下提出本发明中描述的实施方式。
【发明内容】
[0005] 本发明的实施方式提供了用于控制射频（RF)返回路径的阻抗的设备、方法和计 算机程序。应当理解，这些实施方式可以用多种方式实施，这些方式例如，方法、设备、系统、 硬件设备或计算机可读的介质上的方法。以下描述了几个实施方式。
[0006] 在一些实施方式中，通过控制等离子体设备中的射频返回路径的阻抗来获得均匀 性。通过控制等离子体设备的阻抗匹配电路与等离子体设备的等离子体反应器之间的电容 和/或电感来控制阻抗。当阻抗受到控制时，获得均匀性。
[0007] 在多种实施方式中，描述了用于控制射频（RF)返回路径的阻抗的一种系统。该系 统包括匹配盒，该匹配盒进一步包括匹配电路。该系统进一步包括射频发生器，该射频发生 器与匹配盒联接上以经由射频供应路径的第一部分供应射频供应信号到匹配盒。射频发生 器联接到匹配盒以经由射频返回路径的第一部分接收射频返回信号。该系统还包括匹配电 路以及经由射频返回路径的第二部分与该匹配电路联接上的等离子体反应器。等离子体反 应器经由射频供应路径的第二部分联接到匹配电路。该系统包括联接到所述开关电路上的 控制器，所述控制器被配置成基于调节配方控制所述开关电路以改变所述射频返回路径的 阻抗。
[0008] 在多种实施方式中，一种系统包括射频传输线，该射频传输线进一步包括射频棒 和接地通道。该系统包括等离子体反应器以及经由射频传输线联接到等离子体反应器的阻 抗匹配电路。射频传输线用于经由射频棒供应射频供应信号到等离子体反应器并且用于经 由接地的射频通道接收来自射频反应器的射频返回信号。该系统包括开关电路，该开关电 路联接在所述阻抗匹配电路与所述等离子体反应器之间，用于控制所述射频返回信号的阻 抗。
[0009] 在几个实施方式中，一种方法包括经由射频传输线的射频返回路径部分接收来自 等离子体反应器的射频返回信号。该方法进一步包括调节包括所述射频返回路径部分的射 频返回路径的阻抗以获得可测量的因素；并且经由射频电缆护套将经过调节的射频返回信 号发送到射频发生器。
[0010] 一些上述实施方式的一些优点包括控制作用在衬底上的蚀刻速率或沉积速率的 均匀性。例如，开关电路控制射频返回路径的阻抗以获得均匀性。改变开关电路的电容、电 感或它们的组合来控制射频返回路径的阻抗。射频返回路径形成在等离子体室的间隙与用 于产生射频信号的射频发生器之间。均匀性控制减小了蚀刻速率和沉积速率的不均匀性。
[0011] 一些上述实施方式的附加优点包括控制等离子体系统的射频返回路径的阻抗以 获得蚀刻速率或沉积速率的预定均匀性。预定的均匀性存储在调节配方中。此外，均匀性 与开关电路的电感、电容或它们的组合之间的-对应关系存储在调节配方中。处理器经 过编程来获得调节配方中的均匀性。处理器从调节配方检索与可测量因素（例如，蚀刻速 率，或沉积速率，或蚀刻速率的均匀性，或沉积速率的均匀性，或它们的组合等）对应的电 感、电容或它们的组合，并且发送一个或多个信号到开关电路的对应的一个或多个开关。通 过信号打开或关闭一个或多个开关以改变开关电路的电感、电容或它们的组合，从而获得 调节配方的对应电感、对应电容或它们的组合。开关电路的电感、电容或它们的组合的变化 允许处理器获得蚀刻衬底的蚀刻速率的均匀性或在衬底上沉积材料的沉积速率的均匀性。
[0012] 结合附图，从以下详细描述会明白其他方面。
【专利附图】
【附图说明】
[0013] 结合附图，参照以下描述可以理解实施方式。
[0014] 图1是用于说明根据本发明中描述的一个实施方式的归一化电压在60MHz信号的 高阶谐波的不均匀性的坐标图的实施方式。
[0015] 图2是图示根据本发明中描述的一个实施方式的等离子体中驻波波长A随着射 频（RF)信号的频率的变化和间隙的变化而变化的曲线图。
[0016] 图3是曲线图，示出了根据本发明中描述的一个实施方式的蚀刻速率的不均匀性 随着与上电极的输入连接上的滤波器的电容值的增大以及射频信号的谐波的增大而变化。
[0017] 图4A是根据本发明中描述的一个实施方式的系统的视图，该系统用于控制射频 返回路径的阻抗以控制蚀刻速率或沉积速率的不均匀性。
[0018] 图4B是根据本发明中描述的一个实施方式的系统的视图，该系统用于控制射频 返回路径的阻抗以控制蚀刻速率或沉积的不均匀性。
[0019] 图5A是根据本发明中描述的一个实施方式的开关电路的视图，该开关电路用于 控制射频返回路径的阻抗。
[0020] 图5B是根据本发明中描述的一个实施方式的电容器作为参数元件的视图。
[0021] 图5C是根据本发明中描述的一个实施方式的电感器作为参数元件的视图。
[0022] 图?是根据本发明中描述的一个实施方式的电容器和电感器的组合作为参数元 件的视图。
[0023] 图6是根据本发明中描述的一个实施方式的系统的视图，图示了射频信号的返回 路径的一部分。
[0024] 图7是根据本发明中描述的一个实施方式的系统的视图，图示了射频返回信号的 射频返回路径的一部分。
[0025] 图8是根据本发明中描述的一个实施方式的电感器系统的视图，该电感器系统连 接在匹配盒壳体与射频通道之间以调节射频返回信号的阻抗。
[0026] 图9是曲线图，示出了根据本发明中描述的一个实施方式的对于不同数量的电感 器带，蚀刻衬底的蚀刻速率与衬底的半径的关系。
[0027] 图10是曲线图，示出了根据本发明中描述的一个实施方式的对于两种不同数量 的电感器带，蚀刻衬底的蚀刻速率与衬底的半径之间的关系。
[0028] 图11是曲线图，示出了根据本发明中描述的一个实施方式的对于不同数量的电 感器带，射频返回信号的相位与射频返回信号的频率的关系曲线图。
[0029] 图12是根据本发明中描述的一个实施方式的系统的实施方式的视图，用于说明 反馈控制来获得蚀刻速率，或沉积速率，或蚀刻速率的均匀性，或沉积速率的均匀性。
【具体实施方式】
[0030] 以下实施方式描述了用于控制射频（RF)返回路径的阻抗的系统和方法。这些实 施方式可以在没有一些或所有的这些具体细节的情况下实施将是显而易见的。在其他实例 中，未详细描述公知的方法操作以便不会不必要地模糊这些实施方式。
[0031] 图1是用于说明归一化电压在60MHz信号的高阶谐波的不均匀性的坐标图100的 实施方式。高阶谐波在等离子体中形成驻波电压，并且驻波电压导致蚀刻衬底的不均匀性 或在衬底上沉积材料的不均匀性。
[0032] 在多种实施方式中，高阶谐波是三阶或更高阶谐波。在一些实施方式中，高阶谐波 是二阶或更高阶谐波。
[0033] 坐标图100图示了在等离子体室的上电极输入处测得的射频信号的归一化电压 幅值与射频信号的频率的坐标图。在几个实施方式中，在上电极的输入处测得电压，并且电 压被归一化以产生归一化电压。
[0034] 如坐标图100所示，在射频信号的三阶谐波，对于与上电极的输入联接上的滤波 器的三种不同的电容值，在上电极的输入处测得的电压存在不均匀性。例如，B3C1条与滤 波器的电容值C1对应，B3C2条与滤波器的电容值C2对应。
[0035] 在一些实施方式中，上电极的输出是在上电极的底面。顶面与上电极的底面相反 并且是上电极的输入。上电极的底面面对等离子体室内的间隙。间隙形成在上电极与例如 静电卡盘（ESC)之类的卡盘之间。卡盘位于等离子体室内并且包括面对上电极的下电极。 卡盘设置在下电极下方的设施板上。
[0036] 此外，如坐标图100所示，在射频信号的四阶谐波和十阶谐波处，在上电极测得的 电压存在不均匀性。例如，B4C1条与电容值C1对应，B4C2条与电容值C2对应，并且B4C3 条与滤波器的电容值C3对应。作为另一个实例，在第十阶谐波处，B10C2条与电容值C2对 应，并且B10C3条与电容值C3对应。
[0037] 另外，坐标图100示出了与电容值C1对应的B1C1条，与电容值C2对应的B1C2条， 以及与电容值C3对应的B1C3条。
[0038] 此外，以下提供的表1示出了等离子体的驻波波长A随着射频信号的频率的增大 而减小。 表1
【权利要求】
1. 一种系统，其包括： 匹配盒，其包括匹配电路； 射频（RF)发生器，其联接到所述匹配盒以经由射频供应路径的第一部分供应射频供 应信号到所述匹配盒，所述射频发生器联接到所述匹配盒以经由射频返回路径的第一部分 接收射频返回信号； 开关电路； 等离子体反应器，其经由所述射频返回路径的第二部分联接到所述开关电路，所述等 离子体反应器经由所述射频供应路径的第二部分联接到所述匹配电路；以及 控制器，其联接到所述开关电路，所述控制器被配置成基于调节配方控制所述开关电 路以改变所述射频返回路径的阻抗。
2. 根据权利要求1所述的系统，其中所述开关电路位于所述匹配盒的壳体内。
3. 根据权利要求1所述的系统，其中所述开关电路位于所述匹配盒的壳体外。
4. 根据权利要求1所述的系统，其中所述开关电路被配置成改变所述返回路径的阻抗 以获得蚀刻速率或沉积速率。
5. 根据权利要求1所述的系统，其中所述射频发生器被配置成供应所述射频供应信号 以在所述等离子体反应器内产生等离子体。
6. 根据权利要求1所述的系统，其中所述射频供应路径的所述第一部分包括射频电 缆，其中所述射频供应路径的所述第二部分包括射频棒，其中所述射频返回路径的所述第 一部分包括射频电缆护套，其中所述射频返回路径的所述第二部分包括接地的射频通道。
7. 根据权利要求1所述的系统，其中所述匹配盒包括壳体,其中所述壳体接地。
8. 根据权利要求1所述的系统，其中所述匹配电路被配置成使所述射频发生器、所述 射频供应路径的所述第一部分和所述射频返回路径的所述第一部分的阻抗与所述等离子 体反应器、所述射频供应路径的所述第二部分和所述射频返回路径的所述第二部分的阻抗 匹配。
9. 根据权利要求1所述的系统，其中所述开关电路包括多个开关和多个电感器，每个 电感器与每个开关串联。
10. 根据权利要求1所述的系统，其中所述开关电路包括多个开关和多个电容器，每个 电容器与每个开关串联。
11. 根据权利要求1所述的系统，其中所述开关电路包括多个开关、多个电感器和多个 电容器，每个开关与每个电容器以及每个电感器串联。
12. 根据权利要求1所述的系统，其中所述等离子体反应器包括卡盘和上电极，所述上 电极面对所述卡盘。
13. 根据权利要求1所述的系统，其中所述开关电路被配置成通过控制所述射频返回 路径的电感、电容或它们的组合来控制阻抗。
14. 根据权利要求1所述的系统，其中所述控制器被配置成基于在所述射频返回路径 的一部分处测得的参数值来控制所述开关电路。
15. -种系统，其包括： 射频（RF)传输线，其包括射频棒和接地通道； 等离子体反应器； 阻抗匹配电路，其经由所述射频传输线联接到所述等离子体反应器，所述射频传输线 用于经由所述射频棒供应射频供应信号到所述等离子体反应器并且用于经由所述接地的 射频通道接收来自所述等离子体反应器的射频返回信号； 开关电路，其联接在所述阻抗匹配电路与所述等离子体反应器之间，用于控制所述射 频返回信号的阻抗。
16. 根据权利要求15所述的系统，其中所述等离子体反应器包括C形覆盖物、底电极壳 体、接地环部分、返回射频带和接地罩，所述开关电路经由所述C形覆盖物、所述射频带、所 述接地环部分、所述底电极壳体的一部分、所述接地罩部分和所述接地的射频通道接收所 述射频返回信号。
17. 根据权利要求15所述的系统，其中所述阻抗匹配电路被配置成使所述等离子体反 应器和所述射频传输线的阻抗与射频发生器和射频电缆系统的阻抗匹配，所述射频电缆系 统用于将所述射频发生器联接到所述阻抗匹配电路。
18. 根据权利要求15所述的系统，其中所述开关电路包括多个开关和多个电感器，每 个电感器与每个开关串联。
19. 根据权利要求15所述的系统，其中所述开关电路包括多个开关和多个电容器，每 个电容器与每个开关串联。
20. -种方法，其包括： 经由射频传输线的射频返回路径部分从等离子体反应器接收射频（RF)返回信号； 调节包括所述射频返回路径部分的射频返回路径的阻抗以获得可测量的因素；并且 经由射频电缆护套将经过调节的所述射频返回信号发送到射频发生器。
21. 根据权利要求20所述的方法，其中所述射频返回路径部分包括接地的射频通道， 其中调节所述阻抗包括调节电感、电容或它们的组合。
22. 根据权利要求20所述的方法，其中所述可测量的因素包括：当晶片存在于所述等 离子体反应器的等离子体室中时蚀刻该晶片的蚀刻速率，当该晶片存在于所述等离子体室 中时在该晶片上沉积材料的沉积速率，或者当一个或多个晶片存在于所述等离子体室中时 蚀刻该一个或多个晶片的蚀刻速率的均匀性，或者当一个或多个晶片存在于所述等离子体 室中时在该一个或多个晶片上沉积材料的沉积速率的均匀性，或它们的组合。
【文档编号】H01J37/32GK104517794SQ201410494730
【公开日】2015年4月15日 申请日期:2014年9月24日 优先权日:2013年10月1日
【发明者】阿列克谢·马拉霍塔诺夫, 拉金德尔·迪恩赛, 肯·卢彻斯, 卢克·奥巴伦德 申请人:朗姆研究公司