专利名称：无损检验方法
技术领域：
本发明涉及一种用于在生产过程中对处于晶片状态、处于装配状态等状态下的半导体芯片实行无损检验的方法，更具体地说，涉及一种用于检测或检验具有包括短路、增大电阻或者断线的损耗的部分的方法。
背景技术：
通常，作为半导体芯片中故障和缺陷分析的一部分，这种无损检验技术已经用于以无损方式检测p-n结的缺陷部分。
图15说明了常规无损检验方法的原理。当激光束2照射在p-n结1上时，产生一对电子3和空穴4。它们中的每一个通过p-n结1的空白层的电场和外部电源5的电场流入相反方向。因此，该流动电流因OBIC(光束感应电流)现象而被称为电流。这种OBIC电流6被与p-n结1串联的电流表7作为电流或电流变化检测到。图16说明利用OBIC电流检测缺陷的常规技术的实例。该图给出了在与如图15所示相同结构的p-n结1加速复合的缺陷18。当象激光束21这样的激光束照射在无缺陷部分上时，OBIC电流正如图15所示情况那样的流动。另一方面，当象激光束22这样的激光束22照射在加速复合的缺陷18上时，如果产生电子和空穴对的话，复合会使该电子和空穴对消失，并且没有OBIC电流流动。从而可确定加速复合的缺陷的位置。
如日本专利公开No.10-135413的所公开的，在p-n结处的OBIC不仅用来检测p-n结的缺陷，而且用来检测接线中的断线。下面参照图17所示的侧视图和图18所示的平面图本描述该方法。串联连接p-n结1001、1002和1003。形成每个p-n结并联的接线。当由于断开缺陷1028使接线断开时，在激光束照射时，不同于另一个p-n结电流的OBIC电流流向与断开的接线并联的p-n结1002，由此成功地确定断开的接线。
还有另一种常规的技术。如Beyer，J等人在应用物理通讯(Appl.Phys.Lett.)第74卷，19期，第2863-2865页(1999)上的所公开的，在进行无损检验以检验半导体衬底杂质浓度的非均匀性的过程中，使用将元件构成为半导体器件之前的半导体衬底(下文称之为未加工晶片)。图19显示一种基本结构。当激光束2照射在未加工晶片200上时，产生一对电子3和空穴4。如果在未加工晶片200中的杂质浓度均匀，这一对电子3和空穴4则立即复合并消失。然而，如果杂质浓度不均匀，OBIC电流6则流动。通过超导量子干涉仪(以下简称SQUID)磁通计12检测由该电流形成的磁通量11。
上述的常规技术存在以下问题。
在第一种常规技术中，为了首先检测电流变化，检验设备和半导体芯片之间需要电连接，仅在待检验的半导体的生产过程的预处理完成之后，和在结合区完成之后才能进行检验。
在结合区完成之后，就是说在完成后处理之后进行检验。然而，在这种情况下，存在着许多电连接的组合，和大量的工艺步骤，并且为连接所作的准备需要较高费用。如果当前的缺陷部分未与电流表电串联，该常规技术是无效的。因此，为了进行无故障地进行检验，必须将电流表与能够通过OBIC电流的结合区电连接。通常，在如图16所示的两个端子之间检测OBIC电流的流动。然而，两个端子的组合的数量与结合区数量的平方成正比明显增加。因此，当结合区的数量增加时、组合的数量就明显增加。为了准备连接，每当目标芯片的类型改变时，必须准备专用夹具并改变连接，因此需要大量的工艺步骤和高成本。
此外，如上所述，除增加连接线的组合的数量之外，端子与其它器件和部件的电接线同样影响检验，从而造成使观察结果的解释变复杂的问题。此外，在装配完成之后，检验会使其它器件和部件劣化的可能性使得实际上很难进行该检验。
鉴于响应速度，第二种常规技术的问题在于很难将该技术按原样应用于半导体芯片。在Beyer，J等人在应用物理通讯(Appl.Phys.Lett.)第74卷，19期，第2863-2865页(1999)发表的被称为第二种常规技术的参考文献2中，在第2865页第4行被描述为结果的观察目标是未加工晶片的OBIC电流，并且时间常数不大于50ìs。
另一方面，在大多数情况下，除非将OBIC电流引向外部，与50ìs相比，半导体芯片中瞬时产生的OBIC电流的衰减进行得非常快。半导体芯片中瞬时产生的OBIC电流的衰减在大多数情况下进行得非常快的原因在于设计半导体芯片中的元件和导线的结构在许多情况能够以高速操作。事实上，设计取决于电容C和电阻R的值的CR时间常数在许多情况下引发半导体芯片的最大效能。因此，半导体芯片中产生的OBIC电流常常随着时间常数衷减。当半导体芯片在例如1GHz工作时，时间常数必须高于1ns。为了检测衰减比1ns快的OBIC电流，SQUID磁通计的响应频率必须高于1GHz。从经济的观点出发，目前可供使用的SQUID磁通计不能检测该磁通量。例如，目前最实用的高温超导DC-SQUID磁通计的响应频率最多是大约1MHz。
基于上述常规技术的问题开发了本发明。下面从所需要的观点描述这些问题。
在生产半导体器件的晶片加工并将其送到市场的过程中，在晶片加工的最后阶段形成结合区之后进行的晶片检验测试是确定芯片单元是否是可用常规检验方法接受的方法。然而，通过获得该后期阶段的产量适应的开发和生产计划。因此，在晶片加工中执行各种监视方法来预测产量。目前最吸引人和最实用的方法是被称为图形缺陷检验方法的方法、检验外来物质和缺陷的方法等等(以下称之为图形缺陷检验方法)。在这种方法中，可使用照射的激光束的反射和扩散，以及次级电子的发射和照射的激光束反射电子来获得缺陷和外来物质的尺寸、形状、频率、分布等等。获得的信息用于监视晶片加工的状态、改进工艺和预测产量。然而，图形缺陷观测方法具有基于其原理上的缺点。也就是说，在这种方法中，观察与构成器件的晶体管、接线等的电特性无关。即只观察到物理上的外来杂质和异形物。因此，关于完成的器件芯片是否可被接受的确定仅是间接确定。
根据本发明的无损检验方法包括第一步骤，产生波长范围从300nm到1200nm的激光，并产生会聚到预定光束直径的激光束；第二步骤，在生产过程期间，预定电连接装置构成用于使在激光束照射到包括晶片状态和安装状态的衬底中至少待检验上半导体芯片中形成的p-n结和该p-n结附近时由OBIC现象产生的OBIC电流通过的预定电流通路；第三步骤，在照射激光束时扫描半导体芯片的预定区；第四步骤，磁通检测装置检测在第三步骤中扫描的每个照射点由激光束产生的OBIC电流感应的磁通；和第五步骤，确定电流通路中是否存在包括断线缺陷的电阻增加缺陷，或包括短路缺陷的泄漏缺陷。
此时，由电容C和电阻R构成的CR延迟电路也可包含在电流通路中。
此外，可将电连接装置设计成施加到半导体芯片衬底的整个顶表面的导电薄膜，该半导体芯片在扩散层具有至少一个接触孔并且在衬底上具有p-n结。
也可以设置第五步骤，以至如果在第四步骤的检测的磁通等于或大于没有为正常状态下的OBIC电流设置电流通路的照射点处的预定值，则确定在包括该照射点的电流通路中出现包括短路缺陷的泄漏缺陷，如果在第四步骤中检测的磁通小于为正常状态下的OBIC电流设置电流通路的照射点处的预定值，则确定在包含该照射点的电流通路中出现包括断线缺陷的电阻增加缺陷。
如上所述，根据本发明的无损检验方法以把激光束照射在p-n结上产生的OBIC电流流过包含作为电流通路一部分的泄漏缺陷的短路部分，以及该电流感应磁通为基础。此外，为使用作为当前可供使用的高灵敏度磁通计的SQUID磁通计，需要有一种OBIC电流的衰减时间等于或大于1ìs，或者该电流是恒定值的配置。因此，可将电流通路设计为闭合电路或者将CR延迟电路插入电流通路。
基本配置包括激光束(图1和2中所示的2)，所产生的OBIC电流流过的电流通路(图1中所示的600)，以及作为用于检测感应的磁通的装置的SQUID磁通计(图1和2中所示的12)。电流通路中可以包含用于延迟CR延迟的电阻和电容(图2中所示的670和660)。
在晶片状态下的实施例中，根据图1和2所示的配置，可在晶片内配置通过使所产生的OBIC电流流过最长的可能的电流通路来产生大量磁通的装置(图3和4中所示的201和202)。
此外，在安装板(电路衬底)的实施例中，可在电路衬底中设置用于使所产生的OBIC电流流过最长的可能的电流通路的另一个装置(图6中所示的402)。
通常，在具有为被称为测试元件组(以下简称为TEG)的专用评估而待检验的衬底的实施例中，通过在待检验的半导体芯片配置使所产生的OBIC电流流过最长的可能的电流通路的另一个装置来改善检测灵敏度(图9所示的603)。
根据本发明，不仅可利用因激光束照射的结果而由p-n结产生的OBIC电流直接检测p-n结的缺陷，而且可利用流动的OBIC电流检测由与p-n结串联部分的短路形成的电流通路中包括的短路的泄露部分。此时，非接触观察可以不通过直接检测OBIC电流进行，而是通过检测OBIC电流感应的磁通进行。此外，通过在电流通路中插入包含寄生元件的CR延迟电路也可很容易地检测出由OBIC电流产生的磁通。
另外，可以根据包括断线缺陷的电阻增加缺陷在电流通路中造成OBIC电流降低或不流动的事实，对包括断线缺陷的电阻增加缺陷进行非接触检测。
例如，图21示出表示本发明的发明人用实验证实的在OBIC电流流过的通路中OBIC电流值与电阻值的关系曲线的实例。为了更加实用，通过改变与p-n结串联的电阻的值来测量当从上面形成LSI芯片的元件的表面向在正常LSI制造生产过程中生产的LSI中p-n结的一部分上照射波长为1064 nm的激光束时获得的OBIC电流值，测量结果曲线图中水平轴表示电阻值、垂直轴表示电流值。水平轴和垂直轴具有对数刻度尺。如图21所示，当OBIC电流流过的电流通路中的电阻值增加时，OBIC电流的电流值降低。例如，通路中的电阻值是1MΩ时获得的OBIC电流值小于3位、或者大于通路中的电阻值是100Ω时获得的值。根据毕奥-萨瓦特(Biot-Savart)定律，由电流感应的磁场值与电流值成正比。因此，当磁通改变时，可很容易地检测到与p-n结串联的OBIC电流通路中包括断线缺陷的电阻增加缺陷。此外，当由通常不存在OBIC电流而出现的缺陷产生电流通路时，和当电流通路不仅清楚地表明100Ω为短路缺陷，而且表明1MΩ恰当地称为泄漏时，可随磁通检测到的电流值(0.1ìA)虽然非常小，不仅可用其检测到短路缺陷，而且可检测泄漏缺陷。
在形成结合区之前的状态中，通过检测OBIC电流感应的磁通可以检测包括断线缺陷的电阻增加缺陷和包括短路的泄漏缺陷。此外，在形成结合区之后，不需选择端子就可以检测上述缺陷。此外，在电路衬底上安装的状态，可在半导体芯片上检测上述的缺陷。可以根据以下一些情况对形成OBIC电流流过的电流通路的装置或CR延迟电路进行分类。
(1)在把导电膜施加到晶片的整个顶表面的过程中，仅利用该导电膜(图20(a)中所示的210，和图20(b)中所示的212)，或通过把两个部分，即晶片顶表面上的导电薄膜的一端(图3和4中所示的201)和衬底的对角线相对的一端(图3和4中的202)设定扯相同电位，贯穿该衬底，在晶片的整个顶表面和其中产生包括短路的泄漏部分和OBIC电流的p-n结产生电流通路(图3和4所示的6表示的通路，或图20所示的261或263表示的通路)。P12当采用形成了结合区的晶片时，可实现类似的实施例，利用银膏或薄金膜或通过在整个试验物的范围短路结合区来短路整个结合区。然而，在这种情况下，电流通路较复杂。此外，在许多情况下不能产生电流通路。因此，不象上述方法那样有效。
当分析切成小片或封装的芯片时，通过假设上述晶片是芯片就可以实现类似的实施例。就是说，通过露出芯片的顶表面或者在芯片和封装材料之间形成空间，用诸如银浆、薄金膜等之类的导电膜覆盖芯片的整个表面。此外，可至少只对需要电连接的部分和需要激光照射的部分暴露芯片衬底侧。在此方法中，与常规技术相比较，可以明显降低电连接的成本和工序步骤。另外，可为短路插口提供全管脚。然而，在已经形成结合区之后，多数情况下不能形成电流通路，如同在已经形成结合区之后采用晶片的情况下没有有效的方法。封装工艺完成时，需要将芯片暴露给激光照射侧。然而，不需要将芯片暴露给SQUID侧。
(2)在在电路衬底上安装裸芯片的状态下，可依据电路上缺陷的位置以几种方法选择两个端部。例如，可以产生通过短路电路衬底的电源线和在路衬底上选择的适当位置中的芯片的衬底电位在电路衬底上包括长衬底接线(图6中所示的402)并穿过p-n结和包括芯片中的短路的泄漏部分的电流通路。
(3)当在芯片上形成带有监视生产半导体芯片的工艺状态或选择设计参数或工艺参数的最佳值的观测区的TEG时，可以自由设置电流通路和CR时间常数。例如，环绕沿芯片周边的标志线的通路，和环绕标志线内侧和结合区外侧的通路是长的并且被确定的电流通路，并且可以容易地在其中检测到磁通(图9中所示的603)。
在上面(1)和(2)的情况下，不仅由短接电路形成电流通路和检测恒定电流，而且通过将电阻和电容插入如图2所示的其基本结构的串联电流通路中，可根据检波器的响应速度通过延迟瞬变电流来检测该瞬变电流。在这种情况下，如果可以适当地利用寄生电容、寄生电阻和浮动电容，电容和电阻可不需要附加电路。
上述(1)和(2)是常见的情况，但没有到结合区或衬底的任何电连接，在某一层可以设置芯片内侧的闭合电路或CR延迟电路，并且可通过OBIC电流检测磁通。如果此方法能检测缺陷，它就是最有效的方法。
具体实施例方式
下面详细描述本发明的实施例。
首先，说明根据本发明的无损检验方法的基本结构。图1和2是表示本发明的无损检验方法的基本结构的典型示意图，并分别表示构成仅用诸如铜导线之类的导线构成OBIC电流流过的通路的电流通路的情况，以及构成包括CR延迟电路的电流通路的情况。此外，图1(a)和2(a)涉及包括短路缺陷的泄漏缺陷(以下简称为泄漏缺陷)，图1(b)和2b)涉及包括断线缺陷的电阻增加缺陷(以下简称为电阻增加缺陷)。
首先说明所有的图1(a)、1(b)、2(a)和(2 b)中通用的结构。公共单元是激光束2，当激光束2照射时其中产生OBIC电流的p-n结1，构成OBIC电流6流过的电流通路的铜导线之类的导体600(图1(a)、1(b))，或构成CR延迟电路的电容660和电阻670(图2(a)和2(b))。此外，该结构还包括当OBIC电流6流过时产生的磁通11，和作为主要部件用于检测该流动的SQUID磁通计12。在图1(a)和2(a)中，缺陷8存在于绝缘膜9中，从而由绝缘膜上的电极10和形成p-n结1的一个扩散层造成短路或泄漏。在图1(b)和2(b)中，电阻增加缺陷28存在于内部导线15.
根据本发明的无损检验方法至少包括第一步骤，产生波长范围从300nm到1200nm的激光，并产生会聚到预定的光束直径的激光束；第二步骤，预定电连接装置构成用于使在激光束照射到待检验的、包括晶片状态和安装状态的半导体芯片衬底上形成的p-n结和该p-n结附近时由OBIC现象产生的OBIC电流通过的电流通路；第三步骤，在照射激光束时扫描半导体芯片的预定区；第四步骤，磁通检测装置检测在第三步骤中扫描的每个照射点由激光束产生的OBIC电流感应的磁通；和第五步骤，确定电流通路中是否存在电阻增加缺陷或泄漏缺陷。
例如，如图13中大致结构的方框图所示，可用于执行上述检测的无损检验装置50包括激光源51，用于产生波长在300nm至1200nm范围内激光；光学系统53，用于产生会聚在预定光束直径的激光束2的激光束发生装置；作为磁通检测装置的SQUID磁通计12，用于检测在激光束2照射在包括晶片状态和装配状态的芯片的衬底中形成的p-n结上，和被检验的附近时由OBIC现象产生的OBIC电流感应的磁通；控制装置56，用于控制整个器件；存储装置57；显示装置58；以及激光束扫描装置(附图中未示出)，用于在照射激光束时扫描待检验的、包括晶片状态和装配状态的芯片的预定区。激光束扫描装置可以固定并移动具有将被检测的、在XY平台上按顺序排列的一个芯片或多个芯片的晶片，或可移动光学系统53，并可以通过在光学系统53中提供反射镜等使激光束2偏移，从而依据目的选择合适的装置。可根据需要扫描SQUID磁通计。此外，如图14中所示，例如，无损检验装置50进一步包括调制设备52，用于根据来自控制装置56的调制信号来调制激光束的强度；以及锁定放大器55，用于同步放大来自SQUID磁通计12的信号。另外，附图中省略了第一固定装置60或者第二固定装置(相应的附图中未示出)，第一固定装置60用于固定激光束2被最大程度限制的照射点和用于检测磁通的SQUID磁通计12之间的相对位置，第二固定装置把SQUID磁通计12的位置固定在上面安装待检验的芯片的电路衬底上的最佳检测位置。然而，它们中的每一个设置有微调单元61，微调单元61的一个臂固定到支撑光学系统53的外壳，或保持电路衬底的样品台，通过微调单元61安装SQUID磁通计12。利用微调单元61，可以扫描SQUID。
下面参照附图详细描述本发明的第一实施例。
在第一实施例中，检测包括断线的电阻增加缺陷或包括短路的泄漏部分。在按顺序将多个芯片排列在晶片状态中的制造过程中检测电阻增加缺陷。特别是，通过在顶层上整体地形成用于电极的导电薄膜给出了制造过程中进行的检验。图3是包括缺陷部分的中央单元结构的典型剖面图。图4是主结构的典型透视图。图3(a)是待检测的整个晶片的典型剖面图。图3(b)和3(c)分别是包括缺陷和p-n结的部分的典型剖面图，分别示出泄漏缺陷和电阻增加缺陷的情况。
首先，下面根据需要参照图3(a)以及图3(b)和3(c)进行说明。在进行检验或进行观察阶段，在晶片100中构成内部线路的过程中，完整地施加用于电极的导电薄膜101。图3(a)表示从晶片100背面照射严格限定的激光束2，在右表面上设定焦点，和在扫描过程期间将光束照射在与包含一个缺陷和一个p-n结的部分103中的缺陷串联的p-n结(图3(b)和3(C)中所示的1)上的瞬间。图3还示出了此时产生的OBIC电流6的通路。B1通过图3中未示出的铜导线等导体(图1和13中所示的600)连接到B2。在图3中，激光束2从晶片100背面照射，但它可以根据需要从右表面照射。
因为波长在1064nm至1152nm范围内的激光在硅(Si)中表现出低衰减，激光束可以从晶片的后面照射在芯片的右表面上。因为可以将SQUID磁通计12排列在晶片的右侧，所以磁通计靠近OBIC电流6，从而得到可检测到大磁通的优点。
如果从右侧能够更容易地照射激光束，可使用波长为488nm的Ar激光器，波长为633nm的氦氖激光器等。波长越短，获得的图像的空间分辨率就越高。
当采用波长等于或大于1200nm的激光器时，几乎不产生OBIC。例如，虽然用1300nm的波长几乎不产生OBIC，但是，众所周知，在缺陷存在之处，当激光照射在缺陷部分上时，就产生温差电动势电流。温差电动势电流值通常为1ìA或更小，OBIC电流为1ìA，并且可能为100ìA，那就是说，大于3至5位数。根据本发明，由于上述原因，为了利用OBIC电流，将激光的波长范围限制在1200nm或更低。
为了提高OBIC电流产生的磁通，较长的电流通路更有效。为了获得最长的电流通路，将处在导电薄膜101覆盖整个顶层的晶片100的任选端部的导电薄膜101定义为作为第一端部的电流弥补单元201，将晶片衬底单元102的下表面设置为作为第二端部的电流弥补单元202，其位置绕晶片100的中点与电流弥补单元201对称，以致它们在晶片上能够彼此相隔最远。参照图4也清楚地指出了这一点。在图4中，电流通路集中在电流弥补单元201和202以及OBIC电流产生单元(包含缺陷和一个p-n结的部分103)周围，并且还分布在它们中间。电流弥补单元201和202之间，即B1和B2之间通过诸如铜线之类的导体600短接的短路电路形成OBIC电流的电流通路。结果是，构成了OBIC电流的电流通路，恒定电流流动，该恒定电流产生恒定磁通，并可检测该磁通量。
此外，如图13(c)所示，通过在B1和B2之间插入串联的电容660和电阻670形成电流通路，可延迟瞬态电流的衰减。因此，回应较慢的磁通检测器可通过瞬态电流检测磁通。电容660和电阻670可以利用寄生电容、浮动电容或寄生电阻。当通过导体600使电流弥补单元201和202之间出现短接电路时，必须设定该电流通路以使晶片衬底中及电极材料的OBIC电流产生的磁通量不会降低。为了达到此目的，由连接到电流弥补单元201和202的诸如铜线之类的导线600构成的电流通路从晶片100向远处充分延伸，并在充分远离晶片100的位置短路。就是说，技术上没有困难。
OBIC电流在晶片衬底单元和电极材料薄膜中流过的通路集中在电流弥补单元201和202、和如图4所示的OBIC电流的产生源(包含缺陷和p-n结的部分103)的窄范围内。然而，它们在工序中扩大。由于在电流通路的狭窄位置处检测磁通量更有效，在接近OBIC电流产生源(为了容易看清，图4中分开设定SQUID磁通计12的位置)处设置SQUID磁通计12是有效的。
因为OBIC电流产生源始终位于激光束由此照射的激光束的焦点处，用激光束2的焦点和固定的SQUID磁通计12的相应位置扫描晶片是有效的。
接下来，参照图5所示的流程图并适当地参考图3、4、13和14来描述根据第一实施例的操作。在该说明中，为了理解该流程而适当地省略上述内容的细节。
首先，在晶片100的整个表面施加导电薄膜101，用电流弥补单元201和202之间，即B1和B2之间的导线600使晶片100短路。然后，确定晶片100和SQUID磁通计12之间的距离。通常，因为检测的磁通量大，所以使它们的位置尽可能靠近是有利的。当晶片100和SQUID磁通计12之间存在真空时，它们可彼此靠近，只要它们没有彼此接触。也就是说，它们之间能有大约1mm的空间。
然后，照射通过把预定的激光源51产生的激光会聚成一光束直径获得的激光束2，激光束2的焦点设置在晶片上的p-n结的位置。
在与晶片100的平面平行的平面上移动SQUID磁通计12，以便把激光束的焦点和SQUID磁通计12的中心之间的相对位置设定在预测检测的磁通强度为最高强度的位置，并由第一固定装置60固定该SQUID磁通计12。预测检测的磁通强度为最高强度的位置通常是与包括电流通路的磁通检测平面垂面的平面和SQUID磁通计12的中心之间的距离是是晶片100和SQUID磁通计12之间的距离的位置，那就是说，距离大约为h。在本实施例中，以透视图(图4)表示电流通路的宽度较窄的激光束焦点的位置和SQUID磁通计12的位置，将从连接电流弥补单元201和202的直线起的距离设置为大约h。
然后，移动晶片，开始用激光束2在晶片上扫描的过程。对每个照射点检测磁通量，依据检测的磁通量产生强度信息或彩色信息，把产生的带有关于每个照射点的包括磁通量的坐标信息的信息存储在存储器57，根据产生的强度信息或彩色信息显示在显示器58上。依次重复该过程。当检测的磁通的信噪比(S/N)不够高时，调制设备52根据来自控制装置56的调制信号调制激光束2的强度，锁定放大器55放大与调制信号同步的信号，从而显著提高S/N比。检测的磁通的显示位置是激光束在晶片上的照射位置，因此对应于OBIC电流产生位置。获得的图像(下文称之为扫描激光SQUID图像)表明OBIC电流产生位置。此外，通过用光电二极管检测激光束的反射光并将其作为图像显示，可轻易地找到晶片上实际的OBIC电流产生位置，就是说，对应于激光扫描图像。
或者是OBIC电流产生位置与校正部分有关，或者是缺陷部分取决于观测过程。当在将电极材料薄膜111施加到整个绝缘膜的过程中进行观测时，如图3(b)中所示，在OBIC电流产生位置的正上方检测到泄漏缺陷。如果在整体施加形成内部线路的导线薄膜151的过程中进行观测，如图3(c)中所示，当没有产生OBIC电流或电流值在OBIC电流将要产生的位置显著降低时，电阻增加缺陷28出现与p-n结1串联的内部线路15中。这种情况下，为了辨别包括断线的电阻增加缺陷的位置，与预先获得的合格品的扫描激光SQUID图像进行比较。为了更容易地比较，由差值图像产生装置(附图未示出)产生差值图像，如图5所示流程的最后部分中所示。当合格品的图像中所示的合格品的样品大部分不同时，利用大量合格样品的图像根据每个像素的强度分布预定标准值，并根据标准值确定产品是否有缺陷。这种情况下，确定当等于或大于预定标准值的OBIC电流在OBIC电流不流动的正常产品的一点流动时，则确定存在泄漏缺陷。另一方面，当标准值未达到OBIC电流流过正常产品的点时，则确定存在包括断线缺陷的电阻增加缺陷。通过计算每个像素的差值来获得差值图像，可获得只与缺陷有关的图像。在结合图3(a)和3(c)的过程中进行观测时，必须从合格品的扫描激光SQUID图像中产生差值图像。例如，通过在控制装置56中设置微型计算机(以下简称MPU)，以便由使用软件的MPU进行处理，能够容易地实现差值图像产生装置。
为了看到产生合格品中不产生的OBIC电流的位置，或者其中不产生或降低将要产生的OBIC电流的位置(以下总称为OBIC异常位置)，用激光扫描图像能够叠加并显示根据本发明的扫描激光SQUID图像或它的差值图像。通过在芯片单元中辨别OBIC电流的异常位置，就能够检测有缺陷的芯片并能够预先预测产量。通过辨别芯片内部的详细位置，就能够分析缺陷或故障，并能够获得有关的制造过程和设计改进的信息。
此外，通过改变在相同芯片上进行观测时的温度，合格品可能处于有缺陷的状态。这种情况下，上述的“合格品”和“缺陷产品”可以分别当作“合格状态”和“有缺陷状态”，从而使上述说明成立。
常规技术中在形成结合区之前就很难辨别有缺陷的芯片。因此，使用本方法，可准确预测产量，这在常规方法中几乎是不可能的。通过准确预测产量，能够正确地预测成本和交付日期。
当需要辨别芯片内的详细位置以便分析和监测缺陷，同样需要观测漏电流通路。这种情况下，用激光和固定的芯片之间的相对位置扫描SQUID。这种情况下，很难获得高分辨率的扫描激光SQUID图像，但在某种程度上可以确定电流通路。
根据本发明的扫描激光SQUID图像和激光扫描图像的空间分辨率对应于激光束的光束直径。依据激光的波长和采用目标的数值孔径，增加激光束的光束直径达到较高的衍射极限在技术没有困难。例如，当采用具有488nm波长的Ar激光时，目标的数值孔径为0.80，衍射极限大约为370nm。可以精确地确定OBIC异常位置。
根据上述解释的第二步骤中构成电流通路的方法，电流拾取装置B1和B2彼此通过晶片100外部的诸如铜线之类的导体600连接。然而，并不总是需要在晶片100外部进行接线。例如，当为了制造半导体芯片而生产晶片时，可设定第二步骤为淀积每个导线层的金属导线膜以便形成内部连接导线的过程。图20表示半导体芯片制造过程中p-n结附近的典型剖面图。图20(a)和20(b)是淀积第一金属导线膜的导线金属膜阶段的剖面图，以及淀积第二层的导线金属膜阶段的剖面图。作为第一层的导线金属膜和第二层的导线金属膜，可以淀积具有预定厚度的例如铝(Al)膜。作为接触部分的金属膜221，可采用预定势垒金属膜，例用如硅化钛(TiSi)、硅化钴(CoSi)等并插入如钨(W)之类的金属。可以根据需要形成它们，并且不局限于应用这些材料。在图20中，在淀积Al导线膜的时候，第一层Al导线膜210和第二层的Al导线膜212组成用于形成OBIC电流的电流通路的连接装置。例如，当连接装置是第一层的Al导线膜210时，几乎所有的p-n结形成OBIC电流的电流通路，除了通路为短路的部分。实际上，当激光束2照射在p-n结716上时，该p-n结由例如N型扩散区233和p型衬底230形成，形成穿越衬底接触部分243、第一层Al导线膜210和N型扩散区接触部分246的电流通路，并产生OBIC电流263。此外，当激光束2照射在p-n结715上时，该p-n结由N型扩散区241和p型衬底231形成，通过p型扩散区接点部分245形成穿越第一层Al导线膜210、N型扩散区接触部分244的电流通路，并产生OBIC电流261。
此外，当连接装置是第二层的Al导线膜212时，限制能形成OBIC电流的电流通路的p-n结。然而，因为通路不仅通过接触孔而且通过第一层的导线、第一和第二层之间的连接孔、和第二层的导线金属膜，所以整个通路相当长。因此，它有更好的检测灵敏度，并可以更容易地检测出缺陷。实际上，例如，尽管激光束2进行照射，由N型扩散区233和p型衬底230形成的p-n结716不能形成电流通路，因此，没有OBIC电流流动。然而，当激光束2照射在由N型扩散区241和p型扩散区231形成的p-n结715上时，通过p型扩散区接触部分245由第一层Al导线215、第一和第二层之间的连接孔填充金属2235、第二层Al导线膜212、第一和第二层之间的连接孔填充金属2234、第一层Al导线214和N型扩散区接触部分244形成电流通路，并产生OBIC电流261。类似地，尽管附图中未示出，当设置更大量的导线层时，尽管在淀积形成每个导线层的金属膜阶段更严格地限制可观测的p-n结，利用金属薄膜作为连接装置可以形成QBIC电流的电流通路。因此，在任何情况下，没有通过晶片外部的铜线等导体的连接，利用激光束的照射，OBIC电流同样流动，从而产生磁通量11，该磁通量11可以由SQUID磁通计12检测，并检测通路中存在的电阻增加缺陷或泄漏缺陷。
当可检测泄漏缺陷时，例如在图20(b)中所示的过程之前过程，即，淀积第二层Al导线膜212之前的阶段很容易考虑。图20(c)是该阶段图20(b)所示部分的剖面图。在图20(c)所示的区域中，当没有缺陷时，随着激光束的照射没有结构产生OBIC电流。如果由于连接到n-型扩散区接触部分244的第一层Al导线214和连接到衬底接触部分243的第一层Al导线213之间的泄漏缺陷86造成出现桥接，因激光束照射在p-n结717上而形成OBIC电流通过衬底接触部分243、第一层Al导线213、泄漏缺陷86、第一层导线214、以及n-型扩散区接触部分244流动的闭合电路。
下面参照附图详细描述本发明的第二实施例。
在第二实施例中，在处于装配状态的芯片中检测缺陷，其中芯片直接安装在电路衬底上没有封装。特别地，它显示一种情况，其中检测作为自由芯片安装的芯片中的缺陷。图6是表示本实施例的基本结构的典型示意图。图7表示图6中所示的待分析的芯片301的缺陷产生部分的实例。图7(a)和7(b)分别是表示泄漏缺陷和电阻增加缺陷的典型剖面图。
首先，下面参照图6描述整个结构。根据需要参照图7说明被分析的芯片的缺陷部分结构的实例。芯片301作为裸芯片以倒装芯片状态安装在电路衬底401上，就是说，其上形成诸如晶体管之类器件的芯片表面朝向电路衬底401。在该实施例中，激光束2从芯片301的背面进入。当向芯片的背面施加树脂时，需要仅露出芯片反面上的部分。此外，通过研磨芯片的背面减少散射并可以提高激光束的会聚性，因此提高分析的灵敏度和准确性。除了要分析的器件之外，在电路衬底401上设置大量器件501。图6中示出了器件的局部。在本实施例中，分析目标芯片301与其它器件的数量和电路衬底401上的部件无关。相互独立的现实意义在于可抑制其它器件和部件的电感应，并能够防止它们被破坏或退化。
图6所示的说明中只有导线是必需的。必要的导线包括电源线1012和与芯片衬底具有相同电位的导线1022，并连接在电流拾取单元203和204之间。也就是说，图中未示出的导体如铜线之类的导体连接C1与C2。这仅上一个实例，导线并不局限于该类导线，并且任何种类导线只要满足构成以下电流通路和在电流通路的部分检测磁通的需要就可接受。
事实上，各种可接受的导线将在下面进行描述，缺陷产生部分和产生OBIC电流的p-n结之间的相互关系将通过参照图7(a)和7(b)所示的结构在下面进行描述。图7(a)是反相电路的元件结构的典型剖面图，为了说明如图6所示的被分析芯片301中检测出的泄漏缺陷的实例，该反相电路由CMOS构成。图7(a)中省略说明中不涉及的结构部分。虽然图7(a)示出四个短路部分，并不意味着它们同时出现，但代表短接电路的四种情况。也就是说，它们中的任何一个或多个可以出现。
首先描述构成反相电路的器件。芯片衬底可以是p型衬底302。在由n型扩散层形成的n型阱303中形成p沟道MOS型晶体管(以下简称为PMOS)331，该晶体管包括可以是源区和漏区的p+扩散区304、栅绝缘膜91以及栅电极3101。n-沟道MOS型晶体管(以下简称为NMOS)332包括可以是源区和漏区的n+扩散区305、栅绝缘膜92以及栅电极3102。
以下说明连接器件以构成反相器的过程。输入端311连接到NMOS332和PMOS331二者的栅电极。输出端312连接到两个晶体管的漏极。PMOS331的源区连接到电源电位线1012，如图6所示，以及NMOS332的源区连接到地电位端1032，在附图中未示出。P-型衬底302从图7所示的衬底电位端310连接到图6所示的导线1022。四种泄漏缺陷表明如上所述缺陷的四种情况。对每种情况，下面描述在衬底上哪些导线应该成对以便能检测泄漏缺陷。
(情况1)当PMOS 331的栅电极3101和n-型阱303短路时，即当栅绝缘膜91短路时出现泄漏缺陷81。这种情况下，该组导线包括连接到输入端311(图6中未示出)的导线和图6中所示的连接到衬底电位端310的导线1022。这种情况下，当泄漏缺陷存在时，n-型阱303和p-型衬底302之间的p-n结就是OBIC电流的产生源。
(情况2)当PMOS 331的源极和n-型阱303短路时出现泄漏缺陷82。这种情况下，该组导线包括图6中所示的连接到PMOS331的源极的电源线1012和图6中所示的连接到衬底电位端310的导线1022。就是说，该情况相当于图6中所示的情况。这种情况下，当泄漏缺陷存在时，n-型阱303和p-型衬底302之间的p-n结1001就是OBIC电流的产生源。
(情况3)当NMOS 332的栅电极3102和n+扩散区305短路时出现泄漏缺陷83。这种情况下，该组导线包括连接到输入端311(图6中未示出)的导线和图6中所示的连接到衬底电位端310的导线1022。这种情况下，当泄漏缺陷存在时，n+扩散区305和p-型衬底302之间的p-n结1003就是OBIC电流的产生源。
(情况4)当栅电极3102和p-型衬底302短路时，即，当栅绝缘膜92短路时出现泄漏缺陷84。这种情况下，该组导线包括具有相同电位作为输入端311的导线(图6未示出)和附图中未示出的地电位端1032。这种情况下，当泄漏缺陷产生时，n+扩散区305和p-型衬底302之间的p-n结1003就是OBIC电流的产生源。
在实际的CMOS器件中，除上述的基本线路结构之外，可以创建复杂连接，例如如以下实例所示的n-型阱到电源电位的连接。为了简单说明，不仅给出与说明相关的结构，而且激光SQUID的应用并不局限于上面所称的情况。
电阻增加缺陷的情况将在下面进行描述。图7(b)表示如图6所示待分析的芯片301中出现电阻增加缺陷情况的实例，并且是由CMOS构成的反相电路中的器件结构的典型剖面图。因为基本结构与图7(a)中所示的情况相同，所以与以下解释无关的结构省略。与图7(a)中所示的情况不同的仅在于其中在n-型阱303中构成n+扩散区307。n+扩散区307连接到电源线1012。该缺陷表示电阻增加缺陷281和282。该缺陷对应于从n+扩散区307的电极到电源线1012的电流通路中的所有电阻增加缺陷。这种情况下，图6中所示的电源线1012和图6中所示的连接到衬底电位端310的导线1022成对。就是说，该情况相当于图6中所示的情况。这种情况下，当存在电阻增加缺陷281和282时，当激光束照射在n-型阱303和p-型衬底302之间的p-n结1001上时流动的OBIC电流比没有缺陷时的电流减小很多，或根本没有电流流动。
根据本实施例，设置两个电流拾取单元203和204，与如图6中所示的第一实施例一样。电流拾取单元203和204的位置位于满足以下条件的地点。必须根据需要用试凑法选择一个点，因为依据该点和上述的缺陷的种类有不同的设置，也许没有与在电路衬底401上导线的路径有关的正确信息。无论是根据正确信息选择还是用试凑法选择，将满足以下的要求。
也就是，必须通过由诸如铜线之类的导体在电流拾取单元203和204之间，即在C1和C2之间短路，和作为短路的结果，通过抑制减弱要观测的通路中的磁通的新磁通的产生来产生电流通路。这类似于第一实施例。第一实施例中的差值是检测磁通的部分。如同第一实施例，当可检测从芯片中的电流通路产生的磁通时，它是可接受的。然而，如果长的衬底导线存在于在电路衬底401上的电流通路中并产生磁通，那么磁通量就较大并且灵敏度高。图6表示测量的衬底导线402，在那里产生磁通11，并且SQUID磁通计12用于检测磁通。从以上的解释可以清楚，如果能够预先在常规的电观测中测量待分析的芯片的两端之间的电流电压，那么通过选取具有p-n结特征的组就能观测OBIC电流。另外，当可检测从芯片中的电流通路产生的磁场强度时，它是一种通过短路最大可能的插脚数量获得瞬时效应的方法。
下面按照图8所示的流程图、适当地参照图6、7、13和14描述根据第二实施例的操作。在本实施例中，适当地省略上述详细内容以便于理解流程。
首先，用图中未示出的诸如铜线之类的导体短路电路衬底401上的电流拾取单元203和204之间的通路。如上所述，在某些情况下，不通过选取用于短路的导线而是通过使最大可能数量的导线短路来获得即时效应。然后，电流通路中包含的电路衬底401上的衬底导线中，选择具有长的直导线、产生更多的磁通并具有靠近它的检波器的部分，将SQUID磁通计12固定到此。如果需要，SQUID磁通计12可以固定在靠近芯片301之处。然后，照射激光束2，并且激光束2的焦点设置在芯片301的右表面。如果在本实施例中露出芯片301的背面，激光束2从芯片301的背面照射，并且焦点设置在右侧。
然后，移动激光束2开始扫描芯片301。如果SQUID磁通计12固定在芯片301周围，就扫描整个电路衬底。如果这样有效，很明显，只有芯片内形成的电流通路可以有效地工作。在激光束对芯片301扫描的同时，开始检测磁通和显示检测的磁通的过程。如果通过检测的磁通不能获得足够的S/N，那么调制设备52调制激光束的强度、锁定放大器55放大信号，因此如同第一实施例显著提高了S/N。检测的磁通的显示位置相当于芯片301上激光束的照射位置，通过与显示的图像(激光扫描图像)相关联的光电二极管检测激光束的反射光，从而获得如上所述的OBIC电流产生的位置。为了看到OBIC电流产生位置，根据本发明可以与如上所述的激光扫描图像叠加并显示。
通过辨别芯片单元中的OBIC电流产生位置，能够检测有缺陷的芯片并能够获得有关互换芯片的有用信息。因此，与放弃整个板相比较能大大降低成本。此外，从有效利用资源的观点看，它也是有效的。另外，通过辨别芯片内的详细位置，可以施行缺陷和故障分析直到获得用于改进生产或设计的芯片制造的信息。还可以检测在装配方法中的问题，从而尽可能地改善装配工艺。
根据本发明的图像空间分辨率和激光扫描图像大致为如上所述的激光束的光束直径。如上所述，依据激光的波长和对象的数值孔径将激光束的光束直径扩大至达到衍射上限在技术上没有困难。由于本实施例中从背面进行观测，所以波长与上述提及的情况不同。例如，当采用具有1064nm波长的YAG激光器时，目标的数值孔径为0.80，那么衍射极限大约为810nm。利用该精度可以确定OBIC电流产生源。
如上所述，获得缺陷存在和产生的OBIC电流存在之间的关系并不简单。因此，如同第一实施例，通过与预先获得的合格品的扫描激光SQUID图像，正常状态下的扫描激光SQUID图像，或基于它们获得的标准相比较，就可以识别缺陷的位置。为了容易比较，如流程的最后步骤所示，可产生差值图像。
然后，下面参照附图详细描述本发明的第三实施例。
第三实施例涉及利用TEG检测芯片上的缺陷的情况。利用TEG，可自由设定结构。因此，本实施例是可变的。在此给出典型实例，但是显然本发明并不局限于这些实例。
图9是显示本发明第三实施例的主要结构的典型视图。也就是说，图9(a)是平面图，图9(b)是图9(a)中所示的P部分的放大平面图。图10和11表示被分析的并在图9中所示的TEG方框结构的实例。
首先，参照图9描述整个结构。在该说明中，通过适当地参照图10和11来说明被分析的TEG方框结构的实例。环绕多个结合区602中的所有结合区设置被分析的TEG方框6041至6045。激光束2可从芯片的右侧和背面两地进入。为了从背面输入激光束和在右边设置SQUID磁通计12，容许电流通路靠近SQUID磁通计12并产生更大的磁通。然而，在这种情况下，必须采用具有较长波长的激光束，虽然它在空间分辨率方面有缺陷。
根据本实施例，依据需要，本实施例需要电流拾取单元，而在第一和第二实施例中不需要。也就是说，预先产生连接要分析的EG方框的两端以产生电流通路的导线603以便围绕结合区，代替仅用导线连接被分析的TEG方框的两端，形成连接与被分析的TEG方框串联的电容和电阻的电路。下面的说明中，解释一种情况，其中形成电流通路，该电流通路仅仅用导线连接p-n结，但是本发明不局限于这种应用。为被分析的每一个TEG方框产生这种电流通路。它旁路另一个被分析的TEG方框。由于根据加工精度可使导线的宽度最小、不占用大的空间。如图9(b)所示。通过用于生成的电流通路的导线6033连接被分析的TEG方框6043的两端。用于生成的电流通路的其它导线6031、6032、6034和6035旁路TEG方框6043。用于生成的电流通路的导线603代表用于生成的电流通路的所有导线6031至6035。由于芯片周围的任何地方都产生从电流通路产生的磁通量11，所以可以将SQUID磁通计12设置在芯片四周的任何地方。
被分析的TEG方框结构的实例将参照图10和11在下面进行描述。图10表示为检测泄漏缺陷而设的TEG方框结构。就是说，图10(a)是平面图，以及图10(b)是沿图10(a)中所示的X-X`线的剖面图。图11表示为检测断线缺陷而设的TEG方框结构。就是说，图11(a)是平面图，以及图11(b)是沿图11(a)中所示的Y-Y`线的剖面图。省略与结构不相关的说明。
泄漏缺陷的情况将参照图10在下面描述。P-型衬底302包括场氧化膜350和n-型阱303、达到形成在n-型阱303中的p-沟道MOS晶体管的栅电极3103的单元。在n-型阱303的整个顶表面设置栅绝缘膜93。栅电极3103通过n-型阱303的顶表面的中心，并连接到用于生成的电流通路的导线6031的一端。形成的p+扩散区306连接到p-型衬底302，该p+扩散区306连接到用于制造的电流通路的导线6031另一端，穿过p+扩散区拾取电极3066。导线6031用于生成的电流通路，该导线6031用于将栅电极3103连接到p+扩散区拾取电极3066，该导线6031环绕结合区602和如图9中所示的芯片的端部之间的芯片。只有当图10所示的泄漏缺陷85使栅电极3103和n-型阱303短路时，通过在n-型阱303和p-型衬底302之间的p-n结1005构成电流通路，当激光束照射在p-n结1005上时，OBIC电流流动。因此，就能检测泄漏缺陷85。
电阻增加缺陷的情况将通过参照图11在下面进行描述。为检测电阻增加缺陷而设的TEG方框6042的待检验的内部导线701通过p+扩散区拾取电极3066和n+扩散区拾取电极3077连接到p-n结1283的两端。因此，待检验的内部线路701使p-n结1283的两端短路。此外，导线6032与待检验的内部线路701平行，绕芯片的用于生成的电流通路的导线6032连接到p-n结1283(同样参照图9(a))的两端。利用上述的结构，当电阻增加缺陷283产生时，通过激光束的照射由p-n结产生的OBIC电流沿着用于生成的电流通路的导线6032流动，并由SQUID磁通计12(图9(a))检测到该电流产生的磁通。当电阻增加缺陷283不存在时，这种OBIC电流主要通过内部线路701流动，该内部线路701具有待检测的小电阻，并通过导线6032只有细微的电流流动，该导线6032用于具有相对大的电阻的生成电流通路。由于当电阻增加缺陷283存在时，通过生成的电流通路的导线6032的电流增加，检测的磁通主要依据是否存在缺陷。因此，就可以确定电阻增加缺陷是否存在。
根据第三实施例的操作将参照图9、10和11，根据图12所示的流程图描述如下。在这里，为理解整个流程的而适当省略上述内容的细节。
首先，通过图中未示出的第二固定装置将SQUID磁通计12固定在芯片601上生成的电流通路的导线603。SQUID磁通计的固定位置是检测的磁通量指示最大的可能值的位置。在垂面于生成的电流通路的导线603的方向上通过粗略地移动就得到该位置，所移动的距离h是芯片表面和SQUID磁通计的磁通检测表面之间的距离。例如，通过FIB断开的样品，通过实际测量图11所示的待检验的内部线701的电阻增加缺陷283的对应部分确定正确位置。
然后，照射激光束2，并且该激光束的焦点设置在芯片601的右表面。当激光束从芯片601的右侧和背面两个方向照射时，激光束2从背面照射并且在右面设置焦点。这样有利于检测的磁通的强度。另一方面，从空间分辨率的观点来看，由于可以缩短激光束2的波长，所以照射到右表面上是有利的。
然后，激光束2开始扫描。可以移动芯片601。然而，在这种情况下，必须固定SQUID磁通计12和芯片601之间的相对位置。通常，移动激光束2是比较容易的。然而，如果扫描区域大，就不能轻易地移动激光束2。因此，移动芯片601更容易。在被分析的TEG方框上由激光束2施行芯片601的相应扫描，而与是否移动激光束2或移动芯片601无关。因此，该方法比按照第一和第二实施例的方法更加有效。当通过激光束2施行扫描时，检测并显示磁通量。当利用检测的磁通不能获得足够的S/N时，通过调制设备52来调制激光束2，如图14中所示，并且通过锁定放大器55放大信号，如同第一和第二实施例，从而显著地提高S/N。
检测的磁通的显示位置对应于在芯片601上激光束的照射位置，通过光电二极管检测激光束的反射光，并与显示图像(激光扫描图像)相关联。因此，如同第一和第二实施例，可以获得该OBIC电流产生的位置。
为了清楚看到OBIC电流产生的位置，如同第一和第二实施例，根据本发明的扫描激光器SQUID图像可以与激光扫描图像叠加并显示。通过为每个TEG方框限制失效模式和机构的结构，在TEG方框单元中辨别OBIC电流产生方框，以便不用物理分析获得有关不良状态或机构的信息。此外，通过统计分析芯片单元或晶片单元中的结果，就能获得关于全部和晶片的有效单元而不需要产生达到最终步骤的工艺步骤。在第一和第二实施例中说明了根据本发明的图像和激光扫描图像的空间分辨率，在这里省略该说明。
此外，通过与预先获得合格品的扫描激光SQUID图像或者如第一和第二实施例中描述的扫描激光SQUID图像比较可获得有效信息，在这里省略详细的说明。然而，本实施例优于其它实施例的优点，其中可以设计TEG以致不需要与正常状态的图像或合格品的扫描激光器SQUID图像比较。
如上所述，根据本发明，不用破坏和接触、以及不必等待形成结合区就可以检测造成诸如包括断线的电阻增加缺陷和短路的泄露缺陷之类的缺陷和故障电气运行缺陷。因此，在半导体芯片预处理步骤期间的阶段，关于电气运行故障可以进行彻底非接触和无损检验，并且可以获得有关产品的产量和可靠性的显著效应。
此外，在形成结合区之后，不必考虑电连接的复合，通过简单的准备例如用薄的金薄膜覆盖芯片、在芯片上涂敷银浆、或者将焊锡附上具有所有插脚短路的插座等等，没有破坏或者接触就可以检测缺陷。结果，在预处理之后，可以进行比常规方法更加有效的检测。
另外，在装配的电路衬底上不用考虑(芯片)的影响、或者不用从其它器件或部件接收它，没有破坏或者接触就可以检测只有目标芯片的缺陷。因此，在封装了的芯片上可以进行比常规方法更加有效的检测。
尽管本发明已经参照具体的实施例进行了描述，这种说明并不意味限制理解中的解释。公开的实施例的各种变化对于普通技术人员将参照本发明说明变得明显。因此，附加的权利要求将覆盖所有的变化或者实施例毫无疑问地落入本发明的准确范围。
权利要求
1.一种无损检验方法，包括第一步骤，产生波长范围从300nm到1200nm的激光，并产生会聚到预定光束直径的激光束；第二步骤，在生产过程期间，预定电连接装置构成用于使在激光束照射到包括晶片状态和安装状态的衬底中至少待检验的半导体芯片中形成的p-n结和该p-n结附近时由OBIC现象产生的OBIC(光束感应电流)电流通过的预定电流通路；第三步骤，在照射激光束时扫描半导体芯片的预定区；第四步骤，磁通检测装置检测在第三步骤中扫描的每个照射点由激光束产生的OBIC电流感应的磁通；和第五步骤，根据第四步骤中检测的所述磁通确定包括所述半导体芯片的照射点的电流通路中是否存在包括断线缺陷的电阻增加缺陷，或包括短路缺陷的泄漏缺陷。
2.根据权利要求1所述的无损检验方法，其特征在于所述电流通路包括CR延迟电路，CR延迟电路由包括寄生电容和浮动电容的电容C以及包括寄生电阻的电阻R组成。
3.根据权利要求1所述的无损检验方法，其特征在于在所述第二步骤中，所述电连接装置是电流通路，该电流通路包括制造到半导体芯片中的寄生元件，该半导体芯片具有至少一个在衬底中形成p-n结的扩散层区中的接触孔，特别是，施加到衬底的整个顶表面的导电薄膜。
4.根据权利要求1所述的无损检验方法，其特征在于当在所述第四步骤中检测的磁通量等于或者大于在合格品或在正常状态下没有为OBIC电流设置电流通路的照射点处的预定标准值时，则在所述第五步骤中确定包含该照射点的所述电流通路存在包括短路缺陷的泄漏缺陷。
5.根据权利要求1所述的无损检验方法，其特征在于当在所述第四步骤中检测的磁通量小于在合格品或在正常状态下为OBIC电流设置电流通路的照射点处的预定标准值时，则在所述第五步骤中确定包含该照射点的所述电流通路存在包括断线缺陷的电阻增加缺陷。
6.根据权利要求1所述的无损检验方法，其特征在于进一步包括激光束以激光束最受限制的照射点与用于检测磁通的所述磁通检测装置之间固定的相对位置关系扫描半导体芯片的步骤。
7.根据权利要求1所述的无损检验方法，其特征在于进一步包括用激光束在所述磁通检测装置和半导体芯片之间相对扫描和相对固定半导体芯片的步骤。
8.根据权利要求1所述的无损检验方法，其特征在于所述连接装置连接为施加到衬底的整个顶表面的导电薄膜设置的第一端部，在该衬底上用在与衬底的上表面相对的反向表面设置为OBIC电流拾取部分的第二端部形成半导体芯片的p-n结。
9.根据权利要求8所述的无损检验方法，其特征在于在不包括由垂直于穿过衬底平面中点的直线的区域分割线平分的所述第一端部的区域中设置所述第二端部，并将中点与所述第一端点连接。
10.根据权利要求3所述的无损检验方法，其特征在于施加到半导体芯片的衬底的整个顶表面的所述导电薄膜是在制造过程期间施加的薄膜。
11.根据权利要求1所述的无损检验方法，其特征在于被检验的所述半导体芯片是晶片，通过包括半导体芯片和试验物构成OBIC电流的所述电流通路。
12.根据权利要求1所述的无损检验方法，其特征在于被检测的半导体芯片的结合区或补片(vamp)与芯片外部拾取引线连接，并至少露出芯片的右和背面中的一面，OBIC电流的电流通路包含半导体芯片和封装的引线。
13.根据权利要求1所述的无损检验方法，其特征在于在电路衬底上独立地或与其它器件一起装配待检测的所述半导体芯片，在半导体芯片中独立地形成OBIC电流的电流通路，或者该电流通路包含半导体芯片和电路衬底。
14.根据权利要求13所述的无损检验方法，其特征在于所述电流通路在由预定的连接装置短路的电路衬底上有两个部分，以使产生的磁通不能彼此抵销。
15.根据权利要求13所述的无损检验方法，其特征在于所述磁通量检测装置固定到电路衬底上的电流通路中产生的磁通不能彼此抵销的部分上，以便用激光束扫描待检验的半导体芯片。
16.根据权利要求1所述的无损检验方法，其特征在于被检测的所述半导体芯片完全包括半导体芯片中的目标区和电流通路。
17.根据权利要求1所述的无损检验方法，其特征在于被探测的半导体芯片设置有结合区，所述电流通路环绕结合区和半导体芯片的边缘部分之间的半导体芯片。
18.根据权利要求1所述的无损检验方法，其特征在于由超导量子干涉仪构成所述磁通量检测装置。
19.根据权利要求18的无损检验方法，其特征在于所述超导量子干涉仪是高温超导型DC超导量子干涉仪。
20.根据权利要求18所述的无损检验方法，其特征在于进一步包括第七步骤，产生与在所述第四步骤检测的每个照射点的磁通对应的强度信息或彩色信息，并将该信息与有关每个照射点的坐标信息一起储存在存储装置中；以及第八步骤，根据与每个所述照射点对应的强度信息或彩色信息显示半导体芯片的预定区域的图像。
21.一种无损检验方法，用于检验包括晶片状态和装配状态的第一半导体芯片和第二半导体芯片中的每一个，包括第一步骤，产生波长范围从300nm到1200nm的激光，并产生会聚到预定光束直径的激光束；第二步骤，预定电连接装置构成用于使在激光束照射到要检验的相关半导体芯片的衬底中形成p-n结和该p-n结附近时由OBIC现象产生的OBIC(光束感应电流)电流通过的预定电流通路；第三步骤，在照射激光束时扫描所述相关半导体芯片的预定区；第四步骤，磁通检测装置检测在第三步骤中扫描的每个照射点由激光束产生的OBIC电流感应的磁通；和第五步骤，根据第四步骤中检测的所述磁通确定包括所述半导体芯片的照射点的电流通路中是否存在包括断线缺陷的电阻增加缺陷，或包括短路缺陷的泄漏缺陷；第七步骤，根据在每个照射点的磁通，转换并产生为强度信息或彩色信息，并将该信息与有关每个照射点的坐标种子一起存储在存储装置中；第九步骤，根据强度信息或彩色信息，有关第一半导体芯片的第一图像信息，有关第二半导体芯片的包含有关照射点的坐标信息的第二图像信息产生并存储差值图像信号；以及第十步骤，显示差值图像信息。
22.根据权利要求21所述的无损检验方法，其特征在于所述第一半导体芯片和所述第二半导体芯片是具有相同结构的不同芯片，至少其中一个是合格芯片，并且由照射激光束扫描的其预定区域具有相同结构。
23.根据权利要求21所述的无损检验方法，其特征在于所述第一半导体芯片和所述第二半导体芯片是相同芯片并具有由照射激光束扫描的相同预定区，并且该预定区之一的电气状态是正常状态，另一个的电气状态是检测状态。
全文摘要
一种无损检验方法包括:第一步,产生波长范围从300nm到1200nm的激光,并产生会聚到预定光束直径的激光束;第二步,在生产过程期间,预定电连接装置构成用于使在激光束照射到包括晶片状态和安装状态的衬底中至少待检验的半导体芯片中形成的p－n结和该p－n结附近时由OBIC现象产生的OBIC(光束感应电流)电流通过的预定电流通路;第三步,在照射激光束时扫描半导体芯片的预定区;第四步,磁通检测装置检测在第三步骤中扫描的每个照射点由激光束产生的OBIC电流感应的磁通;第五步,根据第四步中检测的所述磁通确定包括所述半导体芯片的照射点的电流通路中是否存在包括断线缺陷的电阻增加缺陷,或包括短路缺陷的泄漏缺陷。
文档编号G01R31/311GK1351263SQ01136840
公开日2002年5月29日 申请日期2001年10月26日 优先权日2000年10月26日
发明者二川清 申请人:日本电气株式会社