专利名称：具有时间戳系统的紧凑的自动测试设备的制作方法
技术领域：
本发明通常涉及自动测试设备，并且更具体地，涉及自动测试设备中的时间测量。
背景技术：
通常在半导体芯片制造过程的多个阶段中使用自动测试设备(ATE)来测试该芯片。为了确定芯片是否正确地运行，了解芯片响应不同的激励信号而产生的信号值是重要的。除了该值以外，了解这些信号是否发生于所期望的时间常常是重要的。因此，ATE传统地包括定时脉冲发生电路，该电路控制激励信号施加的时间和执行测量的时间。
传统的数字逻辑芯片包括由主时钟信号同步的电路。在测试数字逻辑芯片中，时间常常与主时钟信号的周期相关。因此，定时脉冲发生器产生信号，有时该信号被称为“边沿信号”，其指定了与主时钟信号的周期相关的时间。在大多数ATE系统中，可以对每个边沿信号的时间进行编程，以便可以将ATE用于测试不同种类的芯片或者运行不同种类的测试。
然而，简单地产生和测量的关于主时钟周期的信号有时不能满足测试芯片的需要。目前，芯片包括模拟和数字电路。模拟电路处理诸如音频或视频信号的信号。这些信号具有通常不与芯片的主时钟同步的特征。因此，为了测量这些信号的时序，对于ATE来说产生关于主时钟的边沿是不能满足需要的。所以，一些ATE包括时间戳系统。
时间戳系统产生时间标签，该时间标签指出具体信号相对于某一参考时间的发生时间。一个非常简单的时间戳系统是计数器。参考信号启动计数器运行。事件信号停止该计数器。在计数器停止后，可以读出计数器的值，并且该值指出启动和停止事件之间的时间量。
简单的计数器的缺陷在于其有限的分辨能力。计数器的每一次计数反映了时间消逝，该时间是驱动计数器的不论任何时钟信号的一个周期。例如，如果计数器由800MHz的信号钟控，则每次计数表示1.25纳秒。不考虑测量的实际时间，使用该计数器的时间测量系统将基于已消逝的1.25纳秒增量的数目来报告时间。计数器揭示了在一定计数数目之后和其下一次计数之前发生于1.25纳秒长度的时间窗口内的事件。然而，不存在区分在窗口中较早发生的信号和在窗口中较晚发生的信件的方法，因此测量的分辨能力受到时钟周期的限制。
具有受到时钟周期限制的分辨能力的时间测量将常常不能满足需要。很常见地，对于时间测量而言，需要对一纳秒的一小部分的分辨能力。因此，许多时间测量系统包括“内插器”。该内插器测量时钟周期之间的窗口中的时间。内插器的一种形式使用斜波发生器和模拟-数字转换器。时钟信号触发斜波发生器开始产生信号。斜波信号随时间的消逝而在数值上增加。事件信号停止了斜波信号中的增加并且使得A/D转换器测量斜波的值。A/D的输出与上一个时钟脉冲之后的时间消逝成比例，并且该A/D的输出指出了应加到计数器测量的时间中的额外的时间。
本方法的缺陷在于必须使用非常稳定的电路构造该内插器。由内插器引入的延时的变化限制了测量的精度。例如，运行温度和其他环境因素的改变可以引起延时的变化。因此，内插器传统地由ECL元件或其他具有非常小的延时变化的电路构成。然而，ECL元件是昂贵的而且并不是广泛使用的。
此外，作为关于ATE的特殊的问题，我们认识到用于时间测量的ECL元件的使用降低了总的测试系统的集成度。测试系统的大部分使用CMOS电路构建。CMOS电路是小的，允许在芯片上的高度集成。ECL电路使用与CMOS不同的工艺构建并且很可能构建在独立的芯片上。该额外的芯片，还有包含连接到ECL芯片的CMOS芯片中的I/O引脚所消耗的额外的面积，增加了成本并且降低了总的测试系统的集成度。由于ATE通常包括成百并且有时上千的信道，在这些信道中产生了不同的信号，所以在ATE中加重了这些问题。因此，在每个ATE系统中将需要大量的该芯片的复制品。
而且，相比于CMOS，ECL元件消耗了相对大量的电能。高功耗对于ATE中的电路来说是一个缺陷。在ATE中，需要使必须执行精确测量的电路与测试下的电路在物理上尽可能的接近。时间测量是一个此类电路。然而，如果这些电路消耗了大量的电能，则它们同样产生大量的热。将这些芯片密集封装在一起导致了高的热密度，反过来会产生对复杂冷却系统的需要。因此，使用具有较高用电的芯片有进一步增加ATE的成本、尺寸和复杂度的副作用。
关于时间戳的供替换的方法是具有两条延迟线，其中一条迟滞时钟而另一条迟滞测量的边沿。在时钟路径上的延迟元件具有延时T1，而边沿输入上的延迟元件具有延时T2。在每个延时级，时钟路径输出连接到锁存器的时钟输入，而边沿路径输出连接到锁存器的D输入。则在延迟路径上的每一级可被用于测量相比于前一级的时间差T2-T1。该电路可如C.Tommas Gray，Willhelmus A.M.Van Nojije and R.K.Cavin“A sampling Technique and Its CMOS Implementation with 1 Gb/sBandwidth and 25 ps Resolution”，IEEE J.Solid-state Circuits，vol.29.No.3.pp.340-349，March 1994.中所描述的用CMOS容易地实现。然而，通过整个延迟线的延时是T1*Tclk/(T2-T1)，或者例如，如果T2-T1是T1的1/16，则通过整个延迟线的延时是时钟周期Tclk的16倍。这意味着复用时间(时间戳前的可重新使用的时间)是长的，至少为16个时钟周期，并且信号累积了在此完整的时间段中由于抖动和电源噪声而引起的错误。
目前，关于时间测量的大部分出版物集中于使用延迟线测量时间。延迟线具有一连串的分支，每一个分支经过稍长的延时输出输入的复本。存在两种通用的方法，在这些方法中延迟线可被设置为测量时间，在有时被称作“延迟线”的方法中，时钟用作到延迟线的输入。每个分支的输出与正在计时的信号进行比较。与信号相一致的分支指出了信号发生的时钟脉冲之后的时间总量。
在微变方法中，使用两条具有不同缓冲延时的延迟线。
这两种方法都可以通过标准CMOS工艺实现。在延迟线方法中，通过利用较多的缓冲器以便于每个缓冲器的延时较小来获得较高的分辨能力。在微变方法中，可以测量的最小时间由两条DLL线中的缓冲器延时差来确定。然而，较高的分辨能力也是通过较长的延迟线获得的。延时锁定回路被用于针对工艺变化和外界条件稳定缓冲器延时的值。然而，长的延迟线具有不需要的产生长的复用时间的作用。并且长的延迟线也使得噪声沿该延迟线抖动得更加严重。由于该抖动，必然降低了测量精度。例如，在400MHz时钟系统中，我们需要两条N＝256的延时级线用以获得10ps的计时分辨能力。构建高分辨能力时间测量电路的另一个缺陷在于长的延迟线拉动大量的电流，这可以使得该电路不适用于高度集成的系统，诸如测试系统。例如，题为“A Highresolution CMOS Time-to-digital Converter Utilizing a Vernier DelayLine”，IEEE JSSC，vol.25，no.2，Feb.2000的论文中描述了使用两条128-延时级线的35ps时间分辨能力的时间测量系统。
我们已认识到获得紧凑的，低成本的测试系统将需要低成本的、紧凑的和低功耗的精确的时间戳系统。如将在下文中描述的，我们使用CMOS时间戳系统已实现了这些目标。
CMOS时间测量电路是已知的。某些ATE使用CMOS实现定时脉冲发生器。在此引入列为参考的美国专利6,073,259描述了使用CMOS电路用以在ATE系统中产生定时脉冲的ATE。然而，该专利没有描述引入到ATE中的时间戳。
发明内容
通过前文考虑的背景，本发明的目的在于提供低功耗的，紧凑的时间戳系统。
本发明的目的还在于提供具有时间戳系统的ATE系统。
通过时间戳系统实现了前述的和其他的目的。
通过参考下文更为详细的描述和附图，本发明将更加易于理解，附图中图1是说明并入本发明的时间戳系统的框图；图2示出了图1的时间-数字转换器电路的更多细节；图3是用于理解图1电路的操作的时序图；图4示出了图2的列电路的更多细节；图5是并入如图1所示的时间测量电路的自动测试系统的框图。
具体实施例方式
图1示出了并入本发明的时间戳系统。对系统施加START和STOP信号，而系统产生数字OUTPUT，该数字OUTPUT反映了START和STOP信号之间消逝的时间。在说明性实施例中，START信号与CLK2信号同步，该CLK2信号是数字时钟。
START信号激活之后，计数器112开始对CLK2的脉冲进行计数。为说明起见，CLK2可以是400MHz时钟，使得每个脉冲表示2.5nsec的消逝。OUPUT信号的最重要的比特位得自计数器112的输出。对于400MHz的时钟，高位表示计数器中的值乘以2.5nsec的时间。
OUTPUT信号的低顺序位表示CLK1周期的某些片段，CLK1也是数字时钟信号。低顺序位由时间-数字转换器110、译码器118和随机存储器RAM 120生成，正如将在下文中更为详细地描述的那样。在这种方法中，图1的时间戳电路可以产生具有较CLK2更高分辨能力的时间戳。
STOP和START信号用作对控制逻辑114的输入。在优选实施例中，时间戳电路100作为CMOS集成电路芯片实现。在最优选的实施例中，CMOS集成电路将位于包括其他用于自动测试系统的电路的芯片上。例如，在美国专利6,073,259中描述了该芯片，该专利在此引入列为参考。
控制逻辑114还提供ARM信号。该ARM信号防止时间-数字转换器响应STOP信号中的任何变化直到接收到START信号。该ARM信号保持有效直到时间测量完成并且然后失效直到下一次测量。
控制逻辑114还向时间-数字转换器110提供STOP信号。该信号使得时间-数字转换器110停止测量时间并且输出时间值。由控制逻辑114提供的该STOP信号与到时间戳电路100的STOP输入相关。
控制逻辑114还提供复位信号或清零信号。正如将在下文中更为详细地描述的那样，时间-数字转换器110使用单触发电路。这些电路在输入改变时锁存值并且通常保持该值直到被清零。正如对于本领域技术人员显而易见的，在电路开始新的操作之前，需要对诸如单触发电路、锁存器和触发器这样的电路进行复位或清零。在测量完成并且读输出值之后控制逻辑114发出适当的复位信号。
根据已知的设计习惯，由控制逻辑114提供的信号通过控制逻辑114进行格式化或电平移位，与所使用的具体电路的实现方案相适应。此外，控制逻辑114可以向计数器112提供控制信号用以使其清零或使能。控制信号可能被施加到其他电路元件用以使它们在适当的时段接受输入或提供输出。然而，该控制操作在本技术领域是熟知的并且没有特别示出。
时间-数字转换器110的输出提供给译码器118。如结合图2所描述的，时间-数字转换器的输出包括一串代码。这些代码必须被译为时间值。译码器118将该代码译为时间测量结果。
该时间测量值随即传送到校验RAM120。由译码器118产生的时间测量结果反映了额定时间测量结果。如果电路中每个元件具有与额定设计规格相匹配的时间延迟特性，则额定时间测量结果反映了测量值。本技术领域已知集成电路芯片，特别是CMOS集成电路芯片，呈现出偏离额定值的实际延迟特征，有时偏离得非常大。为了执行更精确的测量，校验RAM120存储了使时间-数字转换器110产生的值与实际时间测量结果相关的表。
已知在其他应用中使用了校验RAM。校验RAM120中的值得自实际测量并且周期性的更新。当时间戳电路100用于自动测试设备时，将很可能测量用于校验RAM的新的值并且载入每一次测试系统开机的时刻。为了确定该值，将发生于已知时刻涉及START信号的脉冲施加到STOP时间戳电路100。通过旁通的校验RAM120记录OUTPUT。将OUTPUT的值用作针对校验RAM120的地址。在该地址存储了正确的时间。在实际操作中，译码器118的输出再次用作针对校验RAM120的地址。读出存储在该地址中的校验值并将其用作OUTPUT。
在时间戳电路100中也包括了第二校验特征。正如将在下文中更为详细地描述的那样，时间-数字转换器110包括提供固定延时量的延迟元件(图2的2301到230M)。每个延迟电路具有额定的延时。由于校验RAM120将调节时间-数字转换器110操作过程中的微小偏差，所以不需要每个延迟元件完全与额定延时匹配。然而，需要每个延迟元件具有接近额定延时的延时。
如本技术领域已知的，晶体管电路(特别是CMOS电路)的开关延时受到流经晶体管的电流的影响。校验存储器122存储用于调节向延迟电路中的晶体管提供电流的电流源的值。通过测量每个电路的实际延时，可以调节该电流直到实际延时与延迟电路的额定延时非常接近。校验存储器122载入在校验序列过程中确定的值。题为“Low CostCMOS Tester With High Channel Density”的专利6,073,259中示出了使用电流控制的延迟电路的示例，该专利在此引入列为参考。
具体的校验机制对于本发明而言不是重要的并且不会得到进一步的描述。而且，集成电路芯片中的许多其他传统的元件没有得到特别的描述。例如，电源和地的连接没有特别示出，但是本领域的技术人员意识到包括该元件。
现在转到图2，更为详细地示出了时间-数字转换器110。时间-数字转换器110包括延时锁定回路210。延时锁定回路包括一连串延时级2120到212N+1。时钟信号CLK1作为输入施加到该延时级串中。
CLK1是与CLK2同步的差分时钟信号。因此，每个延时级是差分延时级。我们已经发现差分延时级比单端级更加精确。然而，差分级对于本发明而言不是关键的。
第一和第N延时级2121和212N的输出施加到相位检测器214。相位检测器214产生具有极性的输出信号，该极性依赖于哪一个信号最先到达。相位检测器214的输出施加到电荷泵216。
根据电荷泵216输入的极性，电荷泵216的输出增加或减少。电荷泵216的输出是调节每个延时级2120到212N+1中延时的CONTROL信号。已知的技术可被用于该调节过程。当通过延时级2121到212N的延时等于CLK1的一个周期时，该延时锁定回路达到稳定状态。因此，每一个分支的延时将是CLK1周期中的一个片段——该片段为1/N。优选地，N将是2的幂数，并且在优选实施例中N是16。该CONTROL信号也可以用于调节包含延时锁定回路210的同一芯片中的其他电路中的延时。
每个延时级2121到212N的输出有时被称作“分支(tap)”。每个分支提供给列电路2141…214N。结合图3更为详细地描述了每个列电路。
来源于控制逻辑114的、到时间-数字转换器110的控制输入被指作STOP和ARM信号。这些信号提供给AND门216。AND门216确保电路不响应STOP信号，除非ARM信号有效。
AND门216的输出提供给单触发电路218。来自单触发电路的输出脉冲的宽度优选地短于半个时钟周期用以规定输出数据的有效定时信息。单触发电路218锁存AND216的输出。在触发单触发电路218后，其保持有效直到时间-数字转换器110清零。清零或复位信号没有特别示出，但是本领域的技术人员将理解使用了这些信号。
单触发电路218的输出提供给缓冲放大器220。缓冲放大器220将信号扇出到多个行中。缓冲放大器通常用于一个输出驱动多个输入的电路中。缓冲放大器可以用于这里描述的电路的其他位置，但是为了简化将其忽略。尽管如此，本领域的技术人员将意识到可以使用它们。
每行包括延迟元件2301…230M。(有时也称为“精密微变”)如上文所述，通过来自上文所述的延时锁定回路210的控制，为延时锁定回路210中的元件稳定了精密微变线上的所有延迟元件。该延迟元件被设置为具有彼此不同的额定值，其差为延时锁定回路210中的一个延时级212的时间延迟D的片段。在说明性实施例中，该片段是延时D的1/M，其中M是延迟元件230的数目。
优选地，M将是2的幂数，并且在优选实施例中，M是16。因此，每个延迟元件2301…230M具有0/16D、1/16D、2/16D、…15/16D的延时。
通过参考图3，时间-数字转换器的操作可以更加易于理解。图3示出了三个延迟级212的输出。延时锁定回路中的延时级的输出有时被称作TAP。因此，TAPi-1、TAPi和TAPi+1表示三个连续的延时级212i-1、212i、211i+1的输出。每一个分支上的信号具有相同的形状，仅在时间上移位D，D为一个延时级的延时。
图3还示出了延迟元件2301…230M。在某些时间，STOP信号将是有效的。只要ARM信号是有效的，单触发电路218将产生输出信号，该输出信号在STOP信号前无效而在STOP信号后有效。该信号输出到每个延迟元件2301…230M。延迟元件2301加入0延时，并且因此反映了单触发电路218输出的信号。延迟元件2302加入了D的片段的延时并且因此DELAY2反映了具有与DELAY1相同形状的信号，只是有微小的延时。DELAYM相对DELAY1的延时量为D。
如上所述，计数器112(图1)以时钟信号的计数来测量时间。时间-数字转换器把时间当作该时钟周期的片段来进行测量。该片段被再次考虑为具有两部分。通过来自延时锁定回路210的特定的分支的信号与来自特定的延迟元件2301…230M的信号的重合来选择这些部分。如图3所示，信号DELAY1…DELAYM跨越了时间段D的窗口，该时间段D包括位于TAPi的输出上的脉冲。因此，TAPi被选择用以产生片段时间测量的高位。
因为时钟脉冲输入到延时串212中，所以TAPi信号中的边沿由i延时级延迟。因此，选择与STOP信号发生最接近的分支允许对时钟周期片段的测量，该片段必需加到由计数器112测得的时间上。该时间片段为i*D。由于i是整数，因此该测量结果具有D的分辨能力。在示例的情况中，输入时钟是400MHz并且N＝16、D＝2.5nsec/16＝156psec。
可以通过使用延迟元件2301…230M的输出执行具有更高分辨能力的片段时间测量。在图3中，在E处识别到TAPi信号之后，特定的延时信号立刻有效，并且在说明性示例中该延时信号为DELAY6的输出。因此，引发DELAY6输出的STOP信号必定发生于边沿E之前，而相差的时间量等于DELAY6的延时。该信息可以用于调节得自选择TAPi的片段时间测量结果。在最小延迟元件2301和最大延迟元件230M之间需要具有最大延时差R，该最大延时差R大于或等于单延迟线级的延时。这确保了在采样时间区域中不存在“空洞”，该“空洞”增加时间测量中的潜在的错误。在我们的示例中，如果D＝156psec，则R必需大于或等于D。
特别地，通过使延时锁定回路210地输出与延迟元件2301…230M相关，可以执行精确的时间测量。特别地，片段时间可以通过下面的等式计算i*D-j*R/M，其中R大于或等于D 等式(1)其中j是与一个延迟元件的输出相关的延迟元件2301…230M的数目。从该等式得到的结果表示CLK2脉冲之后的时间，该脉冲由计数器112计时。因此，如果在接收到STOP信号时计数器112停止计数，则计数器中的值乘以CLK2周期指出了层时间测量结果(course timemeasurement)。给该层测量结果加上等式1中计算得到的量，这给出了消逝时间的更精确的测量结果。
应当意识到，在处理时间测量信号的电路中可能存在不同的延时。在某些情况中，必须在计算过程中补偿这些延时。在其他情况中，可以通过在电路中插入补偿延迟元件来消除该延时的影响。换言之，涉及其他信号的一个信号中的延时可以通过在所有其他的信号中插入相等的延时来补偿。
因此，在时间测量系统中使用的实际的电路可能具有未特别示出的延迟元件。或者，通过在导致最终时间测量结果的计算中加入或减去适当的延时可能消除延时。
二者择一地，应当意识到，电路中固定的延时可以使用校验RAM120或译码器118进行补偿。电路中受到延时影响的时间测量结果可以映射到没有延时的时间值。
列电路2141…214N确定了来自延迟元件2301…230M的信号与来自延迟线210的分支的信号的重合。正如将结合图4更为详细地描述的那样，每个列电路接收来自延迟线210的一个分支的信号和来自延迟元件2301…230M的所有信号。该列电路输出指出这些信号重合的代码。
参考图4，示出了列电路的细节。为便于说明示出了列1电路，但是优选地，所有列电路将是相似的。该列1电路连接到DLL 210的第一分支。分支信号传送到许多AND门4121…412M。可能需要缓冲放大器或其他扇出电路，但是由于这些电路在本技术领域是熟知的，所以为了简便没有示出这些电路。
到每一个AND门4121…412M的第二输入来自延迟电路2301…230M中的一个。因此，每个AND门4121…412M具有一个输出，该输出在DLL210的分支和延迟电路2301…230M中的一个的输出重合时有效。
如果存在由AND门4121…412M中的一个的输出反映的重合，则相应的RS锁存电路4141…414M锁存用以捕获该事件。
如图3所注，延迟电路2301…230M的多个输出可能与特定的分支信号重合。例如，由于STOP信号在TAPi+1之前发生，所以TAPi+1覆盖了所有延迟电路2301…230M的输出。相反地，由于STOP信号在TAPi-1之后发生，所以TAPi-1没有覆盖延迟电路2301…230M的输出。TAPi仅覆盖了延迟电路2301…230M输出的一部分，指出STOP信号在TAPi信号之前短于时间D的时刻发生。
可以通过识别具有最长延时的延迟电路2301…230M来确定在TAPi之前到STOP信号发生之间的时间量，该最长的延时产生了覆盖TAPi信号的输出。在图3中，DELAY6是仍覆盖TAPi输出的最长延时。
因此，为了执行时间测量，必需捕获指出哪一个延时信号覆盖每个TAP信号的数据。每个列电路产生关于一个TAP信号的该数据，并且该数据反映到单触发电路4141…414M的输出中。可以对这些数据进行译码用以减少所需的用于传送该数据的数据线。格雷码译码器416将来自M比特位的数据压缩为某些更小位数的数据而不会丢失信息。本优选实施例选择格雷码译码器，但是可以使用其他译码形式，或者可以完全忽略译码。
所有列电路的输出包括所需的用于时间测量的数据。由所有列电路一起产生的比特位的型式指出了哪一个TAP和哪一个DELAY与STOP信号重合。在优选实施例中，时间戳电路中的电路将每个列电路输出的比特位的型式转换为表示时间测量结果的值。
在说明性实施例中，将比特位的型式转换为表示时间测量结果的值的电路是译码器118(图1)。参考等式(1)，对于i和j每一个的值，存在唯一的比特位的型式。译码器118将关于i和j每一个的值的比特位的型式映射到反映关于该i和j的值的等式(1)结果的数值。
如上所述，假设时间测量电路中的所有延迟元件工作于额定的值，译码器118将比特位的型式映射到时间测量结果。如上所述，然后调节这些测量值用以校准任何偏离额定值的偏差。在该方法中，产生时间测量电路的OUPUT的低顺序位。
该时间测量输出可以用于许多方面。该电路在自动测试设备中特别有用。图5示出了自动测试设备500。自动测试设备(ATE)500是用于在半导体器件制造过程中对其进行测试的类型。该测试系统的示例是由Teradyne.Inc销售的J750。
在使用中，一个或多个半导体器件，示作DUT 510，连接到ATE500。ATE 500产生和测量关于DUT 510的测试信号。通过将测量值与期望值进行比较，ATE 500可以确定DUT 510是否正确运行。
可以针对DUT 510执行的一种测量类型是时间测量。例如，可以执行测量用以确定DUT 510是否在施加特定的输入后经过适当的时间量产生输出信号。如果输入与驱动时间测量电路100的时钟CLOCK信号同步，则输入可被用作图1中示出的START信号。那么DUT 510的输出可以用作STOP信号，并且时间测量电路将指出在输入和输出信号之间消逝的时间。
如果表示待测时距开始的信号不与CLOCK信号同步，则仍可以执行时间测量。两个时间戳电路100可以用于执行该测量。图5示出了每个信道中的A和B时间戳电路。为了执行时间测量，将向时间戳电路A和B都给出相同的START信号。在此情况中，START信号将用作用于每个时间戳电路A和B的公共时间参照。
时间戳电路A将接收作为其STOP信号的来自DUT 510的指出待测时距起点的信号。时间戳电路B将接收作为其STOP信号的来自DUT 510的指出待测时距终点的信号。为了确定这两个信号之间消逝的时间，时间戳A的输出可以减去时间戳B的输出。
尽管如上所述的时间测量电路可以通过许多不同的方法实现，但是上述设计可以作为CMOS集成电路芯片实现。CMOS电路是廉价的并且消耗相对小的电能。然而，由于通过CMOS电路元件的延时可以基于制造条件和运行温度广泛地变化，所以传统地，CMOS不用于时间测量电路。因此，使用CMOS难于制造精确的测量电路。
如上所述，DLL 210产生用于补偿多种类型延时的控制信号。校验电路也用于补偿延时。结果，所描述的电路对于在ATE系统中的使用是足够精确的。并且，该电路具有这样的优势，其足够小可以集成电路芯片中的一部分实现，该集成电路芯片是保证电路产生和测量测试系统一个信道中的测试信号的同一芯片。在某些测试系统中，在单独的芯片上产生关于多个信道的信号。在该情况中，每个芯片上可能存在两个时间戳电路。当然，每个信道的时间戳电路的数量将依赖于ATE的预期用途。
与使用长延迟线增加测量精度的传统方法相比，上述电路具有快的复用时间。在传统方法中，提供两条延迟线，其中一条迟滞时钟而另一条迟滞测量边沿。时钟路径上的延迟元件具有延时T1，而边沿输入上的延迟元件具有延时T2。在每个延时级，时钟路径输出连接到锁存器的时钟输入，而边沿路径输出连接到锁存器的D输入。则在延迟路径上的每一级可被用于测量相比于前一级的时间差T2-T1。这可以很容易地在CMOS中实现。然而，通过整个延迟线的延时是T1*Tclk/(T2-T1)，或者例如，如果T2-T1是T1的1/16，则通过整个延迟线的延时是时钟周期Tclk的16倍。这意味着复用时间(时间戳前的可重新使用的时间)是长的，至少为16个时钟周期，并且信号累积了在这整个时间周期中由于抖动和电源噪声而引起的误差。在本文档中描述的设计由于采用了二维时间采样元件的阵列从而避免了这些问题。结果，通过电路的最大延时短于2个时钟周期并且因而复用时间更佳，而且因此抖动和噪声的问题更小。
通过描述一个实施例，可以设计众多的可替换的实施例或者修改。例如，不需要每个延迟元件具有完全匹配于额定值的值，或者不需要延迟元件的额定值相等地隔开。校验存储器120可以补偿固定的任何偏差。
而且，应当意识到，时间-数字转换器的操作被解释为，其中通过选定信号测得的时间减去延迟元件2301…230M中一个的输出，该选定信号来自延迟线210的一个分支的输出。功能电路可以通过分支输出中的额外的延时可替换地构建，使得作为另一个示例，应当指出，延时锁定回路210包括未连接到任何东西的级212N+1。该级的出现是为了确保延迟线的每个分支看起来有相同的负载。保证所有的负载相同确保了每一级具有相同的延时。可以向延迟线的输入加入额外的级，既为了插入固定的延时，也为了平衡每个延时级的输入负载。
而且，应当意识到，电路的某些部分被描述为通过电平敏感元件实现。有可能电路通过边沿敏感元件实现。该电路仍将根据这里定义的概念运行。然而，具体信号时序的精确细节将可能不同。
而且，应当意识到，如图3所示，尽管DELAY6的信号是选作与TAPi重合的信号，在TAPi有效的同时信号DELAY1到DELAY5是有效的。然而，这些信号不是“重合”的。目标是识别一个特定的DELAY信号，该信号在TAPi信号状态改变的附近改变了状态。边沿敏感电路可用于此目标。或者，为了检测从HI到LO输出的转变而检查AND门4121…412M输出的软件或是电路可以用于确定重合。
作为可能的修改的另一示例，上文描述的一些功能可以在软件中实现。例如，描述了译码器118将每个列电路的输出比特位转换为反映STOP信号时间的数值。相同的功能可以可替换地在软件中执行。同样地，描述了基于校验的硬件，但是对于更好地校验时间测量结果的修正可以在软件中施行。
作为另一示例，描述了延时锁定回路用于产生TAP信号。然而，也可以使用相位锁定回路。
作为进一步的示例，图3指出了事件E的时间由宣布DELAY6与TAPi信号重合来确定。DELAY6首先发生于TAPi信号之后。然而，如图3所指出的，有可能TAP信号的边沿将落入在两个相邻的DELAY信号边沿之间。在此示例中，TAPi实际上发生于DELAY5和DELAY6信号之间。可替换地，可以通过选择发生在TAPi之前与其最接近的DELAY信号来确定重合。
而且，应当意识到，不同的处理电路可以具有与之相关的不同延时量。因此，重合并非必然意味着信号同时发生。例如，一个或其他信号可能成为补偿另外的电路元件中延时的时间偏移量。
因此，本发明应仅由附属权利要求的精神和范围限定。
权利要求
1.一种时间测量电路，包括a)时钟输入端；b)延时串，其具有连接到时钟输入端的输入端，该延时串具有众多延迟元件，每个延迟元件具有输出端和位于每个延迟元件输出端的标签；c)STOP输入端；d)第二组延迟元件，每个延迟元件具有输入端，并且每个延迟元件提供输入和输出之间的延时，其中第二组延迟元件的每一个元件的输入端联结到STOP输入端；和e)重合电路，其具有第一组输入端，第一组输入端的每一个联结到标签中的一个和第二组输入端，第二组输入端的每一个联结到第二组延迟元件中一个的输出，和输出端，该输出端表示标签中的一个和第二组延迟元件输出中的一个重合。
2.权利要求1的时间测量电路，其中重合电路包括众多的列电路，每个列电路具有输入端，该输入端连接到标签中的一个和第二组输入端，第二组输入端的每一个连接到第二组延迟元件输出中的一个。
3.权利要求2的时间测量电路，其中每个列电路包括众多的逻辑电路，每个逻辑电路具有连接到所述标签的第一输入端和第二输入端，该第二输入端连接到第二组延迟元件输出中的一个，和反映输入重合的输出端。
4.权利要求3的时间测量电路，其中每个列电路额外包括译码器电路，该译码器电路具有众多的输入端，每个输入端连接到逻辑电路的输出端，和输出端，该输出端反映了每个的重合。
5.权利要求2的时间测量电路，其中每个重合电路包括译码器，并且每个列电路的输出具有比第二组输入端中的输入数目少的比特位。
6.权利要求1的时间测量电路，其中重合电路包括产生第一组媒介信号组的电路，每组媒介信号表示第一组输入中的一个与第二组输入中的每一个重合。
7.权利要求6的时间测量电路，其中重合电路额外包括译码器电路，该译码器电路具有连接到媒介信号组的输入端和反映额定测得时间值的输出端。
8.权利要求7的时间测量电路，额外包括校验存储器，该存储器具有反映额定时间测量结果、联结到译码器电路的输入端和反映校准后时间的输出端。
9.权利要求1的时间测量电路，额外包括计数器，该计数器具有联结到所述计数器的计数输入端和联结到STOP输入端使计数失效的输入端。
10.权利要求1的时间测量电路，其中延时串中的每个元件具有额定延时D，并且由第二组延迟元件引入的最长延时和最短延时之间的差超过D。
11.权利要求1的时间测量电路，其中延时串是延时锁定回路的一部分。
12.一种时间测量电路，包括a)时钟输入端；b)第一电路，其具有联结到时钟和第一组输出端的输入端，第一组输出的每一个表示延迟了不同时间量的时钟；c)STOP输入端；d)第二电路，其具有联结到STOP输入端和第二组输出端的输入端，第二组输出的每一个表示延迟了不同时间量的STOP输入；e)第三电路，其作为输入接收第一电路和第二电路的输出，第三电路具有包括众多比特位的数字输出端，该输出表示第一组信号中的一个和第二组信号中的一个的重合。
13.权利要求12的时间测量电路，其中第一电路包括延时锁定回路。
14.权利要求12的时间测量电路，其中第三电路包括众多的译码器，每个译码器对比特位的型式进行译码，该比特位的型式由计算第一组输出中的一个和第二组输出中的每一个之间的逻辑AND形成。
15.权利要求12的时间测量电路，其中第三电路额外包括校验存储器。
16.权利要求12的时间测量电路，其中时间测量电路作为CMOS集成电路芯片实现。
17.权利要求16的时间测量电路，其中CMOS集成电路芯片适用于自动测试系统，该系统具有众多的信道电路，并且该集成电路芯片额外包括至少一个信道电路。
18.自动测试设备中的权利要求12的时间测量电路，其中a)测试设备额外包括如权利要求12的第二时间测量电路；b)该时间测量电路和第二时间测量电路连接到公共时钟；并且c)该时间测量电路的STOP输入连接到指出待测时距起点的信号，并且第二时间测量电路的STOP输入连接到指出待测时距终点的信号；并且d)测试设备额外包括控制器，其连接到该时间测量电路和第二时间测量电路，该控制器输出反映时间差的时间值，该时间差由第二时间测量电路和第一时间测量电路测得。
19.权利要求18的时间测量电路，其中时间测量电路和第二时间测量电路的每一个包括连接到公共时钟信号的计数器。
20.权利要求19的时间测量电路，其中时间测量电路和第二时间测量电路和所述计数器实现在CMOS芯片上。
全文摘要
一种精确的时间测量电路(100)。本设计目的在于作为CMOS集成电路实现，使该电路适用于高度集成的系统，诸如需要多个时间测量电路的自动测试设备。本电路使用延时锁定回路(210)产生多个信号，这些信号按时距D延时。该信号提供给一排延迟元件(230)，每一个延迟元件具有稍微不同的延时，第一个和最后一个延迟元件之间的延时的差大于D。通过寻找TAP信号中的一个与延时信号中的一个的重合获得了精确的时间测量结果。该电路相比于具有相同分支数目的基于传统延迟线的时间测量电路具有更高的精度。因此本电路提供了准确性和快的复用时间，并且更不易受噪声的影响。
文档编号G01R31/3193GK1618027SQ02828015
公开日2005年5月18日 申请日期2002年12月11日 优先权日2001年12月12日
发明者罗纳德·A·萨尔特谢维, 徐军 申请人:泰拉丁公司