专利名称：工作模式设置电路的制作方法
相关申请交叉参考根据35 USC§119，本申请基于并要求2004年2月26日提交的、日本专利申请号2004-51016的优先权利益，其全部内容通过引用而结合于此。
背景技术：
本发明涉及工作模式设置电路，尤其涉及半导体集成电路中紧接着电源接通之后设置工作模式的电路。
半导体集成电路一般具有专用于测试的集成电路，并包括与正常工作模式不同的测试模式，以便于测试。
然而，由于测试模式与正常工作模式不同，用户不在该测试模式中操作半导体集成电路。因此，如果测试模式由于某种原因而开始，而同时用户正在操作半导体集成电路，则该测试模式被认为是工作错误。
因此，半导体集成电路的设计要求某种“机制”，防止在用户正在正常地操作半导体集成电路的同时防止切换到测试模式。
作为这种“机制”的例子，图5示出了常规工作模式设置电路的配置。
4位工作模式设置信号“模式位0至3”从CPU或另一外部电路(都未示出)输入到四个测试模式输入端子IN101至IN104。通过这些4位信号的组合来切换正常工作模式和测试模式。
图6示出了由4位工作模式设置信号的组合确定的工作模式。
在正常工作模式中，所有的模式位0至3都取逻辑值“0”。为了输入任一个测试模式A至C，模式位3取逻辑值“1”。由剩下的模式位0、1和2中的逻辑值“1”和“0”的组合确定测试模式。
由于在所有模式位0至3中，强制用户固定地使用逻辑值“0”，半导体集成电路不会由于错误而进入任何测试模式。
下面将参考图5描述常规工作模式设置电路的工作。
对于输入到输入端子IN101至IN104的工作模式0至3，模式位0和3保持不变，模式位1和2被反相器IV101和IV102分别反转，然后输入到与门电路AD101。与门AD101的输出提供给锁存电路LC101。锁存电路LC101以与时钟产生器CG101提供的时钟CLK相同步的定时对与门电路AD101的输出进行锁存和输出。该输出从输出端OT101输出到例如CPU(未示出)。
如果与门电路AD101的输出是逻辑值“1”，则工作模式是测试模式A。如果输出是逻辑值“0”，则工作模式是正常工作模式和测试模式B至D中的任一个。注意，在下面的阐述中，测试模式A用作为测试模式，并且将描述必须区分正常工作模式和测试模式A的情况。
下面是揭示关于常规工作模式设置电路的技术的参考文件。
日本专利特许公开号2001-273054。
不幸的是，上述的常规工作模式设置电路具有下列问题。
紧接着电源接通之后，锁存电路LC101的输出电平是不稳定的，输出既不是逻辑值“1”也不是“0”。
这是因为锁存电路LC101需要用以锁存数据的时钟CLK并非紧接着电源接通而产生。
直到半导体集成电路中的所有电路都变为正常工作时，即直到产生时钟CLK的时钟产生器CG101的晶振在电源接通后变为稳定工作时，才产生时钟CLK。
为了消除紧接着电源接通之后发生的该现象，添加通电清零电路POC，在电源接通后将锁存电路的输出固定在“0”。
图7示出了通电清零电路POC添加到图5所示的锁存电路LC101的例子。
当电源接通时，通电清零电路以电源电压上升的定时输出脉冲。该脉冲提供给锁存电路LC101的复位端子R，从锁存电路LC101的输出固定为“0”。
因此，在电源接通之后，半导体集成电路进入到正常工作模式，并且不切换到测试模式A。
然而，即使在包括上述通电清零电路POC的这种配置中，有些时候不可能消除上述现象，即在电源接通后，锁存电路LC101的输出不稳定。该原因如下解释。
通电清零电路POC感测电源电压的上升，并相应地产生一个脉冲。因此，通电清零电路的特性极大地受到电源电压的上升时间的影响。
如图8所示，通电清零电路一般具有电容器C、电阻器R和开关晶体管T。如图9所示，在电源电压VDD上升之后，通电清零电路通过对电容器C放电而产生脉冲POCP。
如果电源电压VDD缓慢上升，则所产生的脉冲POCP峰值高度不够，从而在某些情况下锁存电路LC101的输出不能复位。
因此，锁存电路LC101的输出有时在电源接通之后变为逻辑值“1”。一旦该输出变为逻辑值“1”，则该“1”输出状态不能复位，除非时钟CLK提供给时钟端子L。
结果，半导体集成电路进入测试模式A。然而，这对于用户来说是工作错误，增加了用户系统中的不良操作的可能性。
为了避免这种情况，必须定义电源电压的上升时间的最大值，并使用户可靠地执行该操作。此外，用户必须设计系统板，使得上升时间等于或小于该最大值。该操作对于用户来说是麻烦的，并增加了成本。
发明概述根据本发明的一个方面，提供一种工作模式设置电路，包括多个锁存电路，每个锁存电路接收包含于用于设置工作模式的工作模式设置信号中的至少两个位中的一个，并与时钟相同步地对该位进行锁存和输出；反相器，该反相器对所述锁存电路的至少一个输出信号进行反转；以及逻辑电路，该逻辑电路接收所述锁存电路的输出信号和经所述反相器反转的信号，进行预定的逻辑操作，并输出结果。
根据本发明的一个方面，提供一种工作模式设置电路，包括多个锁存电路，每个锁存电路接收包含于用于设置工作模式的工作模式设置信号中的至少两个位中的一个，并与一时钟相同步地对该位进行锁存和输出；输入反相器，所述输入反相器对输入到所述锁存电路的至少一个工作模式设置信号进行反转，并将反转的信号提供给对应的一个所述锁存电路；输出反相器，所述输出反相器将所述锁存电路的至少一个输出信号进行反转；以及逻辑电路，该逻辑电路接收所述锁存电路的输出信号和经所述反相器反转的信号，进行预定的逻辑操作，并输出结果，其中所述锁存电路包括输入端具有所述输入反相器而输出端不具有所述输出反相器的锁存电路，以及输入端不具有所述输入反相器而输出端具有所述输出反相器的锁存电路。
附图简述
图1是示出根据本发明的第一实施例的工作模式设置电路的配置的电路图；图2是示出根据本发明的第二实施例的工作模式设置电路的配置的电路图；图3是示出根据本发明的第三实施例的工作模式设置电路的配置的电路图；图4是示出根据本发明的第四实施例的工作模式设置电路的配置的电路图；图5是示出根据本发明的第一实施例的常规工作模式设置电路的配置的电路图；图6是示出用于选择正常工作模式和测试模式A至C中的任一个的工作模式设置信号的位0至3的值的示图；图7是示出另一常规工作模式设置电路的配置的电路图；图8是示出图7所示的通电清零电路的配置的电路图；图9是示出图8所示的通电清零电路产生的脉冲与电源电压之间的关系的图。
发明的详细描述下面将参考附图描述本发明的实施例。
(1)第一实施例图1示出了根据本发明的第一实施例的工作模式设置电路的配置。
如图4所示的电路中，将在下面描述在电源接通时通过使用图5中所示的具有四个模式位0至3的工作模式设置信号来区分正常工作模式和测试模式A的操作。
在第一实施例中，锁存电路LC1至LC4配置成与工作模式设置信号的四个模式位0至3一一对应。
锁存电路LC1至LC4连接至公共的电源电压线VDD1和公共的接地电压线VSS1。
模式位0至3输入到输入端子IN1至IN4，模式位0和1直接分别输入到锁存电路LC1和LC2的数据端子D。模式位2和3分别经反相器IV1和IV2反转后分别输入到锁存电路LC3和LC4的数据端子D。
时钟产生器CG1产生的的时钟CLK提供给锁存电路LC1至LC4，并用作定义数据锁存定时的信号。
对于锁存电路LC1至LC4，模式位0和2分别输入的锁存电路LC1和LC3的输出直接输入到与门电路AD1。模式位1和3分别输入的锁存电路LC2和LC4的输出经反相器IV3和IV4反转后分别输入到与门电路AD1。与门电路AD1对输入数据进行与运算，从输出端子OT1输出结果。
当输入用于设置正常工作模式的工作模式设置信号(模式位0，1，2，3)＝(0，0，0，0)时，(0，0，1，1)输入到锁存电路LC1。当提供时钟CLK时，锁存电路LC1对该数据进行锁存，并且锁存电路LC1的输出也为(0，0，1，1)。当输入到与门电路AD1时，该输出经反相器IV3和IV4反转成(0，1，1，0)。因此，从与门电路AD1输出逻辑值“0”。
另一方面，当输入用于设置测试模式A的工作模式设置信号(模式位0，1，2，3)＝(1，0，0，1)时，(1，0，1，0)输入到锁存电路LC1。当提供时钟CLK时，锁存电路LC1对该数据进行锁存，并且锁存电路LC1的输出也为(1，0，1，0)。当输入到与门电路AD1时，该输出经反相器IV3和IV4反转成(1，1，1，1)。因此，从与门电路AD！输出逻辑值“1”。
因此，当与门电路AD1输出逻辑值“0”时，工作模式切换到正常工作模式；当输出逻辑值“1”时，工作模式切换到测试模式。
具有上述配置的第一实施例的工作模式设置电路能够消除与如上所述的紧接着电源接通之后的模式选择有关的操作错误。下面将描述第一实施例的操作。
首先，假设四个锁存电路LC1至LC4是具有基本相同的电路配置和布局的等效电路。
还假设在半导体集成电路中，四个锁存电路LC1和LC4彼此相邻配置或尽可能近地配置。
锁存电路LC1至LC4连接至来自公共电源电压线VDD1和公共接地电压线VSS1的分支线。注意，电源电压线VDD1和接地电压线VSS1不一定总是公共线路，即它们中的一个需要是公共线路。
注意，四个锁存电路LC1至LC4以模式位权重的升序排列，即以模式位0，1，2，3的顺序排列。
下面将解释如上所述的电路配置和布局中电源电压VDD上升的情况。
如上所述，紧接着电源接通之后，锁存电路LC1至LC4的输出是不稳定的。然而，通过实验知道具有相同配置和布局并连接至相同电源线VDD1和相同接地电压线VSS1的锁存电路LC1至LC4输出相同的数据。
因此，期望锁存电路LC1至LC4的输出为(模式位0，1，2，3)＝(0，0，0，0)或(1，1，1，1)。在该情况下，(0，1，1，0)或(1，0，0，1)输出到与门电路AD1。也就是说，由于总是输入逻辑值“0”的数据，输出是逻辑值“0”，从而确保了工作模式不会切换到测试模式A而是正常工作模式。
这是因为，在锁存电路LC1至LC4的输出端，分别存在不具有反相器的锁存电路LC1和LC3以及具有反相器IV3和IV4的锁存电路LC2和LC4。
难于预测锁存电路LC1至LC4的输出是变为(0，0，0，0)还是(1，1，1，1)。然而，这些输出接通很大程度上依赖于电源电压VDD上升的方式。
也就是说，根据电源电压VDD上升的方式，锁存电路LC1至LC4的输出可以为(0，0，0，0)或(1，1，1，1)。因此，根据锁存电路LC1至LC4之间的物理位置关系，“1”和“0”可能混合，即可在电源接通后输出(0，0，1，1)、(1，1，0，0)等等。
然而，即使在该情况下，多个“1”或“0”常常连续，而诸如(0，1，0，1)或(1，0，1，0)之类的交替互补值序列很少出现，从而可以把这种序列出现的可能性看作基本为零。
在上述的第一实施例中，为了分开地检测至少两个特定的码“如用于设置正常工作模式的(0，0，0，0)或用于设置测试模式的(1，0，0，1)”，如果紧接着电源接通之后所有的彼此相邻的锁存电路的输出都相同，则工作模式切换到正常工作模式，而如果这些输出是互补的值，则切换到测试模式A。因此，就可能可靠地防止紧接着电源接通之后由错误引起的切换到测试模式A。
(2)第二实施例下面将参考图2描述根据本发明的第二实施例的半导体集成电路。
第二实施例相当于增加锁存电路的数量，以便以比第一实施例更高的可能性防止操作错误。
除了图1所示的第一实施例的四个锁存电路LC1至LC4和四个反相器IV1至IV4之外，第二实施例包括具有与第一实施例相同连接关系的四个锁存电路LC11至LC14和四个反相器IV11至IV14。又，用8输入与门电路AD11代替4输入与门电路AD1。其它组件，即输入端子IN1至IN4、输出端子OT1、以及时钟产生器CG1以第一实施例中相同的参考标号标注，并将省略对其的描述。
如第一实施例中那样，四个锁存电路LC1至LC4是具有基本相同电路配置和布局的等效电路，并且在半导体集成电路中彼此相邻配置或尽可能近地配置。
同样，四个锁存电路LC11至LC14是具有基本相同电路配置和布局的等效电路，并且在半导体集成电路中彼此相邻配置或尽可能近地配置。
锁存电路LC11至LC14连接至来自公共电源电压线VDD1和公共接地电压线VSS1的分支线。
又，如第一实施例中那样，四个锁存电路LC1至LC4以模式位权重的升序排列，即以模式位0，1，2，3的顺序排列。
同样，四个锁存电路LC11至LC14以模式位权重的升序排列，即以模式位0，1，2，3的顺序排列。
下面将解释紧接着电源电压VDD上升之后具有上述配置的第二实施例进行的操作。
如第一实施例中所述的那样，紧接着电源接通之后，锁存电路LC1至LC4以及LC11至LC14的输出是不稳定的。然而，通过实验知道具有相同配置和布局并连接至相同电源线VDD1和相同接地电压线VSS1的锁存电路LC1至LC4以及LC11至LC14以高可能性输出相同的数据。
因此，期望锁存电路LC1至LC4输出(模式位0，1，2，3)＝(0，0，0，0)或(1，1，1，1)，锁存电路LC11至LC14类似地输出(模式位0，1，2，3)＝(0，0，0，0)或(1，1，1，1)。
在该情况下，与门电路AD11接收从锁存电路LC1至LC4分别经反相器IV3和IV4的输出(0，1，1，0)或(1，0，0，1)，以及从锁存电路LC11至LC14分别经反相器IV13和IV14的输出(0，1，1，0)或(1，0，0，1)。
也就是说，与门电路AD1 1接收(0，1，1，0)和(0，1，1，0)、(1，0，0，1)和(1，0，0，1)、或(0，1，1，0)和(1，0，0，1)。在任一种情况下，与门电路AD11输出逻辑值“0”，这使得可靠地切换到正常工作模式成为可能。
仅当锁存电路LC1至LC4以及LC11至LC14的所有输出互补连续，即仅当输出(0，1，0，1，0，1，0，1)时，切换到正常工作模式失败，而测试模式A开始。
紧接着电源接通之后，锁存电路的输出极其偶然地取这些值，所以其可能性可被认为是基本为零。
因此，第二实施例可以比第一实施例更可靠地避免紧接着电源接通之后的操作错误。
注意，在第二实施例中，两组(8位)锁存电路LC1至LC4以及LC11至LC14用于具有四位(模式位0至3)的工作模式设置信号。然而，也可能将锁存电路的数量增加到三组(12位)、四组(16位)……等等。
(3)第三实施例下面将参考图3描述本发明的第三实施例。
在上述的第二实施例中，所有的锁存电路LC1至LC4以及LC11至LC14都连接至公共电源电压线VDD1和公共接地电压线VSS1的分支线。
该配置具有高的空间利用率，因为所有的组件可以集成在芯片上的特定部分中。然而，在芯片上的该特定区域中，切换到测试模式A的可能性可能比在其它区域中的要高。
相反，在第三实施例中，锁存电路LC1至LC4连接至电源电压线VDD11和接地电压线VSS11的分支线，而锁存电路LC11至LC14连接至电源电压线VDD12和接地电压线VSS12的分支线。
在该配置中，不需要将组件集成在芯片上的特定区域中，从而与任何特定区域无关地将操作错误分散开来。结果，工作模式可稳定地进入到正常工作模式。
(4)第四实施例下面将参考图4描述本发明的第四实施例。
早先描述的第一实施例包括锁存电路LC1至LC4，用于工作模式设置信号的所有四个位。又，第二和第三实施例中的每一个都包括锁存电路LC1至LC4以及LC11至LC14，用于8个位。
然而，没有必要对工作模式设置信号的所有位都配备锁存电路。在图4所示的第四实施例中，对于4位工作模式设置信号(模式位0至3)，对模式位0至2配备锁存电路L1至LC3，而对模式位3不配备锁存电路。
模式位0和1的数据直接输入到锁存电路LC1和LC2，模式位2的数据经反相器IV1反转后输入到锁存电路LC3。虽然模式位3的数据输入到输入端子IN4，但是该数据不用于信号处理。
与时钟CLK相同步，输出锁存电路LC1至LC3中锁存的数据。对于输出数据，仅有锁存电路LC2输出的数据被反相器IV3反转，然后输入到与门电路AD1。
仅当锁存电路LC1至LC3以很低的可能性输出互补值(模式位0，1，2，3)＝(0，1，0)时，与门电路AD1输出逻辑值“1”以进入到测试模式A。如果所有这些值都相同，则正常工作模式开始。因此，在第四实施例中也可能可靠地防止与紧接着电源接通之后工作模式设置有关的操作错误。
在上述实施例中，工作模式设置信号的各个位从输入端子IN1至IN4输入。模式位0和1直接分别输入到锁存电路LC1和LC2，模式位2和3直接分别输入到锁存电路LC3和LC4。与时钟CLK相同步，模式位0和2直接输出到与门电路AD1，模式位1和3经反转后输入到与门电路AD1。与门电路AD1对这些模式位进行与运算。
紧接着电源接通之后，所有锁存电路LC1至LC4可能以高可能性输出“1”或“0”。然而，在上述实施例的工作模式设置电路中，这些输出的模式位2和3分别被反相器IV3和IV4互补反转。以此方式，至少一个模式位被反相器反转，锁存电路的输出和反相器反转的信号被进行与运算。这就使得能够区分所有锁存电路输出相同值(紧接着电源接通之后)的情况和不是如此的情况。因此，就能够可靠地防止与工作模式设置有关的操作错误，即防止紧接着电源接通之后错误地切换到测试模式。
上述实施例的每一个都仅仅是示例性的，不是对本发明的限制。因此，可对这些实施例作出各种修改。
权利要求
1.一种工作模式设置电路，其特征在于，包括多个锁存电路，每个锁存电路接收包含在用于设置工作模式的工作模式设置信号中的至少两个位中的一个，并与时钟相同步地对该位进行锁存和输出；对所述锁存电路的至少一个输出信号进行反转的反相器；以及接收所述锁存电路的输出信号和所述反相器反转的信号，进行预定的逻辑操作，并输出结果的逻辑电路。
2.如权利要求1所述的电路，其特征在于，所述锁存电路具有电气上等效的配置，并根据工作模式设置信号的位顺序而彼此相邻配置。
3.如权利要求1所述的电路，其特征在于，所述反相器配置成根据所述工作模式设置信号的位顺序使得所述锁存电路的输出信号的值成为至少一种互补组合。
4.如权利要求2所述的电路，其特征在于，所述反相器配置成根据所述工作模式设置信号的位顺序使得所述锁存电路的输出信号的值成为至少一种互补组合。
5.如权利要求1所述的电路，其特征在于，所述锁存电路电气连接至公共电源电压线和/或公共接地电压线。
6.如权利要求2所述的电路，其特征在于，所述锁存电路电气连接至公共电源电压线和/或公共接地电压线。
7.如权利要求1所述的电路，其特征在于，工作模式设置信号具有第1至第n个(n是不少于2的整数)位，以及配置与第1至第n个位一一对应形成的n个锁存电路的m(m是不小于1的整数)组，所述n个锁存电路的每一个给予所述工作模式设置信号中的一个位。
8.如权利要求1所述的电路，其特征在于，当所有输入信号具有相同的值时，所述逻辑电路输出用于切换到正常工作模式的信号。
9.如权利要求2所述的电路，其特征在于，当所有输入信号具有相同的值时，所述逻辑电路输出用于切换到正常工作模式的信号。
10.如权利要求1所述的电路，其特征在于，仅在输入信号具有预定的值的组合、除了所有输入信号具有相同值的情况之外的情况中，所述逻辑电路输出用于切换到测试模式的信号。
11.一种工作模式设置电路，其特征在于，包括多个锁存电路，每个锁存电路接收包含在用于设置工作模式的工作模式设置信号中的至少两个位中的一个，并与时钟相同步地对该位进行锁存和输出；输入反相器，所述输入反相器对输入到所述锁存电路的至少一个工作模式设置信号进行反转，并将反转的信号提供给对应的一个所述锁存电路；输出反相器，所述输出反相器将所述锁存电路的至少一个输出信号进行反转；以及逻辑电路，该逻辑电路接收所述锁存电路的输出信号和经所述反相器反转的信号，进行预定的逻辑操作，并输出结果，其中所述锁存电路包括输入端具有所述输入反相器而输出端不具有输出反相器的锁存电路，以及输入端不具有输入反相器而输出端具有所述输出反相器的锁存电路。
12.如权利要求11所述的电路，其特征在于，所述锁存电路具有电气上等效的配置，并根据工作模式设置信号的位顺序而彼此相邻配置。
13.如权利要求11所述的电路，其特征在于，所述输入反相器和输出反相器配置成根据所述工作模式设置信号的位顺序使得所述锁存电路的输出信号的值成为至少一种互补组合。
14.如权利要求12所述的电路，其特征在于，所述输入反相器和输出反相器配置成根据所述工作模式设置信号的位顺序使得所述锁存电路的输出信号的值成为至少一种互补组合。
15.如权利要求11所述的电路，其特征在于，所述锁存电路电气连接至公共电源电压线和/或公共接地电压线。
16.如权利要求12所述的电路，其特征在于，所述锁存电路电气连接至公共电源电压线和/或公共接地电压线。
17.如权利要求11所述的电路，其特征在于，工作模式设置信号具有第1至第n(n是不少于2的整数)个位，以及配置与第1至第n个位一一对应形成的n个锁存电路的m(m是不小于1的整数)组，所述n个锁存电路的每一个给予所述工作模式设置信号中的一个位。
18.如权利要求11所述的电路，其特征在于，当所有输入信号具有相同的值时，所述逻辑电路输出用于切换到正常工作模式的信号。
19.如权利要求12所述的电路，其特征在于，当所有输入信号具有相同的值时，所述逻辑电路输出用于切换到正常工作模式的信号。
20.如权利要求11所述的电路，其特征在于，仅在输入信号具有预定的值的组合、除了所有输入信号具有相同值的情况之外的情况中，所述逻辑电路输出用于切换到测试模式的信号。
全文摘要
根据本发明，提供一种工作模式设置电路，包括多个锁存电路，每个锁存电路接收包含在用于设置工作模式的工作模式设置信号中的至少两个位中的一个，并与时钟相同步地对该位进行锁存和输出；对所述锁存电路的至少一个输出信号进行反转的反相器；以及接收所述锁存电路的输出信号和所述反相器反转的信号，进行预定的逻辑操作，并输出结果的逻辑电路。
文档编号G01R31/28GK1661919SQ20051005283
公开日2005年8月31日 申请日期2005年2月25日 优先权日2004年2月26日
发明者佐伯幸弘 申请人:株式会社东芝