专利名称：电压检测电路的制作方法
技术领域：
本发明涉及电压检测电路。
背景技术：
以往，在集成电路(LSI)中，例如使用监视电源电压的降低的电压检测电路。
图3是表示监视电压的降低的结构的一例的方框图。逻辑电路100例如具有CMOS倒相(inverter)电路。而且，对逻辑电路100施加电压VDD作为电源电压。
电压检测电路102检测电压VDD比规定电压降低的情况。然后，在电压VDD比规定电压低的情况下，例如强制地停止逻辑电路100的逻辑动作。
图4是表示例如逻辑电路100中设置的CMOS倒相电路的结构的一例的图。图4所示的CMOS倒相电路包括串联连接在电压VDD和接地间的P沟道型MOSFET(以下为PMOS)MP和N沟道型MOSFET(以下为NMOS)MN。对PMOSMP和NMOSMN的栅极施加电压VIN，从PMOSMP和NMOSMN的连接点输出电压VOUT。
在以上的结构的CMOS倒相电路中，将PMOSMP和NMOSMN的阈值设为VT(例如0.85V)时，在电压VDD比2*VT(1.7V)低的情况下，有时电压VOUT为高阻抗。
图5是用于说明电压VDD＜2*VT时的CMOS倒相电路的动作的图。另外，纵轴是电压VIN的电压值。此外，PMOSMP和NMOSMN的阈值都是VT，电压VDD为1.5*VT。
在该情况下，电压VIN在1.5*VT＞电压VIN＞VT的范围内，NMOSMN导通，PMOSMP截止。从而，电压VOUT为‘低(以下为L)’。
此外，电压VIN在0.5*VT＞电压VIN＞0的范围内，NMOSMN截止，PMOSMP导通。从而，电压VOUT为‘高(以下为H)’。
另一方面，电压VIN在VT＞电压VIN＞0.5*VT的范围内，NMOSMN、PMOSMP都截止。从而，电压VOUT为‘HI-Z(高阻抗)’，CMOS倒相电路的动作不确定。
电压VOUT在为‘HI-Z’的电压VIN的范围内，随电压VDD的电压下降同时增加。另一方面，在电压VDD＞2*VT时，与电压VIN的值无关，电压VOUT不是‘HI-Z’。
因此，图3所示的电压检测电路102检测电压VDD下降到例如2*VT的情况，在电压VDD小于2*VT的情况下，例如停止CMOS倒相电路的动作。另外，在图3中，在使用多个电压作为电源电压的情况下，包括对应于各个电压的多个电压检测电路。
作为这样的检测电压的下降的电压检测电路102，提出一种通过使用分压电阻和基准电压来检测电压的降低的电压检测电路(例如，参照专利文献1)。
图6是表示现有的电压检测电路102的结构的一例的电路图。
图6所示的电压检测电路102包括PMOST1、T2、T3、T4、T5，NMOST6、T7、T8，分压电阻R1、R2，恒流电路I。
另外，该图所示的电压检测电路用于检测电压VDD低于所述2*VT(1.7V)的情况。
在PMOST1、T2、T3的源极施加电压VCC，PMOST1、T2、T3的栅极互相连接，同时被二极管连接的PMOST1的漏极连接到恒流电路1。另外，二极管连接在MOSFET的情况下是指将栅极和漏极短路，在双极晶体管的情况下是指将基极和集电极短路。这样被二极管连接的晶体管与PN结的二极管元件进行同样的动作。
PMOST1、T2、T3构成电流镜电路，在PMOST1、T2、T3的晶体管的尺寸比为1的情况下，与PMOST1中流过的电流I等倍的恒流流过PMOST2以及PMOST3。
PMOST4的源极与PMOST2的漏极连接，PMOST4的漏极与NMOST6的漏极连接。此外，PMOST4的栅极上被施加将电压VDD由电阻R1和电阻R2分压后的电压、即电压VDD×R2/(R1+R2)。另外，R1、R2是电阻R1和R2的电阻值，将该R1和R2的比例如设为5∶12时，VDD为1.7V的情况下，PMOST4的栅极电压为1.2V。
PMOST5的源极与PMOST2的漏极连接，PMOST5的漏极与NMOST7的漏极连接。此外，对PMOST5的栅极施加由基准电压生成电路生成的基准电压VREF(例如1.2V)。
NMOST6和NMOST7是源极都接地、NMOST6是被二极管连接的电流镜电路。从而，在NMOST6和NMOST7的晶体管尺寸比为1的情况下，与NMOST6的漏极电流等倍的电流作为NMOST7的漏极电流流过。
NMOST8的漏极与PMOST3的漏极连接，同时与检测结果输出端子连接。NMOST8的源极接地。此外，NMOST8的栅极与PMOST5的漏极连接。另外，假设NMOST8比PMOST3的晶体管的尺寸比大。
接着，说明图6所示的电压检测电路的动作。
恒电流I时常流入构成电流镜电路的PMOST1、T2、T3的漏极。此外，由于PMOST4和PMOST5的源极共同被连接，因此流过PMOST4和PMOST5的电流的和为I。即，Ia+Ib＝I的关系成立。
在电压VDD大于1.7V的情况下、即PMOST4的栅极电压大于PMOST5的栅极电压的情况下，PMOST4的源极-漏极间流过的电流Ia小于PMOST5的源极-漏极间流过的电流Ib。从而，对NMOST8的基极供给电流Ib-Ia，NMOST8导通。而且，由于检测结果输出端子的电压降低，所以检测结果输出端子的输出为‘L’。
另一方面，在电压VDD小于1.7V的情况下、即PMOST4的栅极电压小于PMOST5的栅极电压的情况下，PMOST4的源极-漏极间流过的电流Ia大于PMOST5的源极-漏极间流过的电流Ib。另外，被电流镜连接的NMOST6、T7也在漏极-源极间流过电流Ia。而且，由于电流Ia大于电流Ib，所以不对NMOST8的栅极供给电流，NMOST8截止。从而，从PMOST3对检测结果输出端子供给恒流I，检测结果输出端子的电压升高，所以检测结果输出端子的输出成为‘H’。
从而，电压检测电路102通过检测结果输出端子的输出从‘L’变换为‘H’，可检测电源电压VDD低于2*VT(1.7V)的情况。
这样，在现有的电压检测电路中，使用将电压VDD分压的分压电阻或来自基准电压生成电路的基准电压VREF，检测电压VDD低于例如2*VT的情况。
专利文献1(日本)特开2002-296306号公报在图6所示的现有的电压检测电路102中，为了检测电压VDD的降低，除了MOSFET以外，还需要将电压VDD分压的电阻R1、R2，或通过设置在电压检测电路102的外部的基准电压生成电路得到的基准电压VREF。
此外，在进行电压检测时，通过在分压电阻R1、R2中流过电流来检测比基准电压VREF大还是小，所以产生消耗功率增大的问题。
进而，在包含基准电压生成电路而集成在同一芯片上的情况下，产生芯片面积增大的问题。
发明内容
因此，本发明的目的在于提供一种可以不使用电阻或基准电压而仅由晶体管的结构检测电压的降低的电压检测电路。
为了解决上述课题的主要发明的特征在于包括恒流电路；通过所述恒流电路而动作的电流镜电路；在所述电流镜电路的输出和被检测电压之间设置的至少一个进行了二极管连接的第一晶体管；以及输出电路，在所述被检测电压大于等于规定电压时，通过所述第一晶体管导通来输出一个逻辑电压，而在所述被检测电压小于规定电压时，通过所述第一晶体管截止来输出另一个逻辑电压。
关于本发明的其它特征，通过附图以及本说明书的记载变得更加清楚。
根据本发明，可以不使用电阻和基准电压而检测被检测电压的降低。
图1是本发明的实施方式的电压检测电路的电路图。
图2是本发明的其它实施方式的电压检测电路的电路图。
图3是表示监视电压的下降的结构的方框图。
图4是表示CMOS倒相电路的结构的图。
图5是用于说明电压VDD＜2*VT时的CMOS倒相电路的动作的图。
图6是表示现有的电压检测电路的结构的电路图。
具体实施例方式
通过本说明书以及附图的记载，至少以下的事项变得清楚。
＝＝＝电压检测电路的结构＝＝＝图1是表示本发明的实施方式的电压检测电路的结构的一例的电路图。该图所示的电压检测电路是检测电压VDD(“被检测电压”)小于1.7V的情况的电压检测电路，包括P沟道型MOSFET(以下为PMOS)M1、M2、M3、M8、M9、N沟道型MOSFET(以下为NMOS)M4、M5、M6、M7、以及恒流电路I。
另外，图1所示的电压检测电路和电压VDD为电源电压的逻辑电路例如集成在同一芯片上。
此外，PMOSM1、M2、M3以及NMOSM4、M5的W(栅极宽)和L(栅极长)的晶体管尺寸比(W/L)相等，例如，设为W/L＝20/1。此外，NMOSM7的晶体管的尺寸比以及NMOSM10的尺寸比也例如设为W/L＝20/1。
另外，将PMOSM8的晶体管的尺寸比设为例如W/L＝20/2，将PMOSM9的晶体管的尺寸比设为比PMOSM8的尺寸比大的值，例如设为W/L＝100/2。此外，将NMOSM6的尺寸比设为例如10/1。
在PMOSM1、M2、M3的源极施加电压VCC，PMOSM1、M2、M3的栅极互相连接。此外，被二极管连接的PMOSM1的漏极连接到恒流电路I。从而，PMOSM1、PMOSM2、M3构成电流镜电路，由于PMOSM1、M2、M3的晶体管的尺寸比相等，所以与PMOSM1中流过的电流I等倍的恒流流过PMOSM2以及PMOSM3。另外，电压VCC是一定的电压。
PMOSM2的漏极与NMOSM4的漏极连接，PMOSM3的漏极与检测结果输出端子连接。
NMOSM4、M5、M6的源极接地，NMOSM4、M5、M6的栅极互相连接，同时NMOSM4被二极管连接。从而，PMOSM4、M5、M6构成电流镜电路，PMOSM5(“一个输出”)以及PMOSM6(“另一个输出”)成为电流镜电路的输出。由于NMOSM4的漏极与PMOSM2的漏极连接，所以与PMOSM2中流过的电流I等倍的恒流流过NMOSM4。从而，NMOSM5、M6也流过恒流I。另外，NMOSM5的漏极与NMOSM7的源极连接，NMOSM6的漏极与NMOSM10的栅极连接。
在PMOSM8、M9的源极施加电压VDD，被二极管连接的PMOSM8的栅极与PMOSM9(“第二晶体管”)的栅极连接。这样，源极共同连接的MOSFET中，将一个栅极与漏极短路，同时与另一个栅极连接，与一个漏极中流过的电流对应的电流流过另一个漏极的连接设为电流镜连接。此外，双极晶体管中，也同样将发射极共同连接，一个基极与集电极短路，同时与另一个基极连接设为电流镜连接。PMOSM9的漏极与NMOSM10的栅极以及PMOSM6的漏极连接。
此外，被二极管连接的NMOSM7的漏极与PMOSM8的漏极连接。
NMOSM10(“第三晶体管”)的源极接地，NMOSM10的漏极连接到检测结果输出端子。
这里，PMOSM9和NMOSM10构成输出电路。
此外，将PMOSM8和NMOSM7(“第一晶体管”)的阈值电压分别设为0.8V，将作为电流镜电路的输出的NMOSM5动作而流过电流所需的NMOSM5的源极-漏极间的最低电压设为0.1V。
另外，在本实施方式中，将与PMOSM1电流镜连接的PMOSM3设置在电压VCC和检测结果输出端子之间，但也可以不设置PMOSM3而在检测结果输出端子经由电阻施加电压VCC。
＝＝＝电压检测电路的动作＝＝＝接着说明本发明的电压检测电路的动作。
被电流镜连接的PMOSM1、PMOSM2以及NMOSM4中通常流过由恒流电路I发生的电流I。
《电压VDD＞1.7伏特的情况》由于电压VDD比被串连连接的PMOSM8和NMOSM7的阈值和NMOSM5动作的源极-漏极间的最低电压的相加电压高，所以PMOSM8和NMOSM7导通，NMOSM5中开始流过电流I。此外，通过PMOSM8导通，被电流镜连接的PMOSM9也导通，PMOSM9中开始流过电流。
PMOSM9根据与NMOSM8的晶体管尺寸比(W/L)1∶5而流过比NMOSM8中流过的电流I大的电流5*I。另外，在一般相同的尺寸比的MOSFET中，PMOS的导通电阻比NMOS的导通电阻差(以下，设为PMOS的导通电阻比NMOS的导通电阻例如差2.5倍)。由于PMOSM9和NMOSM6的尺寸比为100/2∶10/1，所以PMOSM9和NMOSM6的导通电阻的比为2.5/50∶1/10＝1∶2。
从而，NMOSM10的栅极电压为(2/3)*VDD，比电压VDD/2(0.85伏特)高。NMOSM10通过栅极电压比0.85伏特高而导通，设为漏极-源极间流过大于等于I的电流。假设在将NMOSM10中流过的电流设为I的情况下，NMOSM10和PMOSM3的晶体管的尺寸比也都是20/1，所以如前所述，NMOSM10的导通电阻比PMOSM3的导通电阻低。从而，从检测结果输出端子输出‘L’的电压。
《电压VDD＜1.7伏特的情况》由于电压VDD比被串连连接的PMOSM8和NMOSM7的阈值和NMOSM5动作的源极-漏极间的最低电压的相加电压低，所以PMOSM8和NMOSM7截止。此外，与PMOSM8电流镜连接的PMOSM9也截止。
作为电流镜电路的输出的NMOSM6流过电流I。另一方面，PMOSM9截止，由于PMOSM9的漏极-源极间的电阻值是与PMOSM6的漏极-源极间的电阻值相比充分大的值，所以NMOSM10的栅极电压降低，NMOSM10截止。从而，通过PMOSM3中流过的电流I，检测结果输出端子的电压升高，所以从检测结果输出端子输出‘H’的电压。
从而，通过检测结果输出端子的输出从‘L’变化为‘H’，可以检测出电源电压VDD低于1.7V的情况。
而且，在检测出电压VDD低于1.7V的情况下，电压检测电路例如强制地停止以电压VDD为电源电压的逻辑电路的逻辑动作。
另外，在图1所示的电压检测电路中，也可以设为不设置NMOSM7，将PMOSM8的漏极连接到NMOSM5的漏极的结构。在该情况下，成为检测电压VDD降低到0.9V(0.8V+0.1V)的情况的电路。
此外，在PMOSM8的漏极和NMOSM5的漏极之间串联连接两个与NMOSM7相同的NMOS的情况下，成为检测电压VDD降低到2.5V(0.8×3+0.1)的情况的电路。
这样，通过使用电压VDD和电流镜电路的输出NMOSM5之间连接的MOS晶体管的阈值电压，可以不使用分压电阻以及基准电压而检测电压VDD成为规定电压(例如1.7V)的情况。
＝＝＝其它的实施方式＝＝＝图2是表示本发明的其它实施方式的电压检测电路的结构的一例的电路图。另外，图2所示的电压检测电路是使用双极晶体管而不是MOSFET的一例。
该图所示的电压检测电路是检测电压VDD小于1.5V的情况的电压检测电路，包括PNP型双极晶体管(以下为PNP晶体管)B1、B2、B3、B4、B9、B11、NPN型双极晶体管(以下为NPN晶体管)B5、B6、B7、B8、B10、B12、恒流电路I、以及电阻R。另外，图2所示的电压检测电路与其电压VDD为电源电压的逻辑电路例如集成在同一芯片上。
另外，PNP晶体管B1、B2、B3、B4的晶体管的尺寸比设为相等。此外，NPN晶体管B5、B6的晶体管的尺寸比设为相等，B7、B8的晶体管的尺寸比设为相等。进而，PNP晶体管B11的晶体管的尺寸比设为大于NPN晶体管9的晶体管的尺寸比(例如，NPN晶体管9和NPN晶体管11的尺寸比为1∶5)。
在PNP晶体管B1、B2、B3、B4的发射极施加电压VCC，PNP晶体管B1、B2、B3、B4的基极互相连接。此外，被二极管连接的PNP晶体管B1的发射极连接到恒流电路I。从而，PNP晶体管B1、B2、B3、B4构成电流镜电路。此外，由于PNP晶体管B1、B2、B3、B4的晶体管尺寸比相等，所以与PNP晶体管B1中流过的电流I等倍的恒流流过PNP晶体管B2、B3、B4。另外，电压VCC为一定的电压。
PNP晶体管B2的集电极与NPN晶体管B7的集电极连接，PNP晶体管B3的集电极与NPN晶体管B5的集电极连接。此外，PNP晶体管B4的集电极与检测结果输出端子连接。
NPN晶体管B5、B6的发射极接地，被二极管连接的NPN晶体管B5的基极与NPN晶体管B6的基极连接。从而，NPN晶体管B5、B6被电流镜连接。由于NPN晶体管B5的集电极与PNP晶体管B3的集电极连接，所以与PNP晶体管B3中流过的电流I等倍的恒流流过NPN晶体管B5。
此外，NPN晶体管B7、B8的发射极接地，被二极管连接的NPN晶体管B7的基极与NPN晶体管B8的基极连接。从而，NPN晶体管B5、B6被电流镜连接。由于NPN晶体管B7的集电极与PNP晶体管B2的集电极连接，所以与PNP晶体管B2中流过的电流I等倍的恒流流过NPN晶体管B7。
在PNP晶体管B9、B11的发射极施加电压VDD。此外，被二极管连接的PNP晶体管B9的基极与PNP晶体管B11的基极连接。从而，PNP晶体管8、M9被电流镜连接。此外，PNP晶体管B9的集电极与NPN晶体管B10的集电极连接，PNP晶体管B11的集电极与NPN晶体管B8的集电极连接。
电阻R连接到PNP晶体管B9的发射极-基极之间。
NPN晶体管B10被二极管连接。此外，NPN晶体管B10的发射极与NPN晶体管B6的集电极连接。
NPN晶体管B12的基极与NPN晶体管B8的集电极连接，发射极接地。此外，NPN晶体管B12的发射极连接到检测结果输出端子。
另外，将NPN晶体管B9以及NPN晶体管B10的基极-发射极间电压VBE设为0.7V，将成为电流镜电路的输出的NPN晶体管B6动作而流过电流所需的NPN晶体管B6的发射极-集电极间的最低电压设为0.1V。此外，电阻R的电阻值设为比(PNP晶体管B9的基极-发射极间电压VBE)/电流I大的值。
接着，说明本发明的其它实施方式的电压检测电路的动作。
另外，构成电流镜电路的PNP晶体管B1、B2、B4以及NPN晶体管B5、B7中通常流过由恒流电路I发生的电流I。
《电压VDD＞1.5V的情况》由于电压VDD比被串联连接的PNP晶体管B9和NPN晶体管B10的基极-发射极间电压VBE和NPN晶体管B6动作的发射极-集电极间的最低电压的相加电压(1.5V)高，所以PNP集电极B9和NPN晶体管B10导通，电流I开始流过NPN晶体管B6。此外，通过PNP晶体管B9导通，被电流镜连接的PNP晶体管B11也导通，PNP晶体管B11中流过电流。
PNP晶体管B11根据与被电流镜连接的PNP晶体管B9的晶体管尺寸比1∶5而流过比PNP晶体管B9中流过的电流I大的电流(5*I)。因此，NPN晶体管B12的基极电流为4*I，由此，集电极电位充分下降，NPN晶体管B12饱和。从而，从检测结果输出端子输出‘L’的电压。
《电压VDD＜1.5V的情况》由于电压VDD比被串联连接的PNP晶体管B9和NPN晶体管B10的基极-发射极间电压VBE和NPN晶体管B6动作的发射极-集电极间的最低电压的相加电压(1.5V)低，所以PNP晶体管B9和NPN晶体管B10截止。此外，与PNP晶体管B9电流镜连接的PNP晶体管B11也截止。
作为电流镜电路的输出的NPN晶体管B8流过电流I。但是，PNP晶体管B11截止，PNP晶体管B11的集电极-发射极间的电阻值成为与NPN晶体管B8的集电极-发射极间的电阻值相比充分大的值，所以对NPN晶体管B12的基极不供给电流，NPN晶体管B 12截止。从而，由于PNP晶体管B4中流过的电流I，检测结果输出端子的电压升高，所以检测结果输出端子输出‘H’的电压。
另外，在电阻R通过在电压VDD小于1.5V(例如1V)时流过比电流I小的电流i作为NPN晶体管B11的基极电流，从而在NPN晶体管B11的集电极中流i*hFE(hFE是NPN晶体管11的电流放大率)的集电极电流，防止大于PNP晶体管B8的集电极电流的情况。
从而，通过检测结果输出端子的输出从‘L’变化为‘H’，可以检测电源电压VDD比1.5V低的情况。
以上，如用使用了MOSFET以及双极晶体管的例子说明了的那样，本发明的电压检测电路不需要通过外部设置的基准电压生成电路得到的基准电压VREF，进而，也不需要将被检测电压VDD分压的分压电阻R1、R2。由于不需要基准电压VREF，因此，与将基准电压生成电路集成到同一芯片上的情况的现有的电压检测电路相比，可以缩小芯片面积。进而，由于不在分压电阻R1、R2中流过电流，所以可以降低消耗功率。
此外，如图1所示，如对电压检测电路使用MOSFET，则在电压VDD大于等于2*VT的情况下，PMOSM9导通，由于其导通电阻比NMOSM6的导通电阻低，NMOSM10的栅极电压大于等于VDD/2(0.85伏特)。从而，NMOSM10导通，从检测结果输出端子输出‘L’的电压。另一方面，在电压VDD小于2*VT的情况下，通过PMOSM0截止，NMOSM10的栅极电压降低而成为截止，从检测结果输出端子输出‘H’的电压。这样，通过MOSFET的结构可以简单地进行电压VDD低于2*VT的情况的检测。进而，如图2所示，也可以对本发明的电压检测电路使用双极晶体管。在该情况下，也与MOSFET的情况同样，根据NPN晶体管B12的导通截止，可以检测电压VDD低于2*VBE的情况。
此外，通过在PMOSM8和NMOSM5之间串联n个(n≥0)与NMOSM7同一结构的NMOS，从而可以构成(n+1)*VT检测电路。进而，在使用了双极晶体管的情况下，通过在PNP晶体管B9和NPN晶体管B6之间串联n个(n≥0)与NPN晶体管B10同一结构的NPN晶体管，从而可以构成(n+1)*VBE检测电路。
本发明的电压检测电路可以合适地用于作为CMOS倒相电路的电源使用的电压VDD的降低的检测。而且，在检测出电压VDD小于2*VT(1.7V)的情况下，通过切断CMOS倒相电路的输出，可以防止从CMOS倒相电路输出的电压VOUT成为‘HI-Z’。
进而，在将逻辑电路与电压检测电路集成在同一芯片上的情况下，可以使构成逻辑电路的MOSFET的VT的温度特性和电压检测电路的温度特性相等。
以上，对于本实施方式，基于其实施方式具体地进行了说明，但并不限定于此，在不脱离其宗旨的范围内可以有各种变更。
权利要求
1.一种电压检测电路，其特征在于，包括恒流电路；通过所述恒流电路而动作的电流镜电路；在所述电流镜电路的输出和被检测电压之间设置的至少一个进行了二极管连接的第一晶体管；以及输出电路，在所述被检测电压大于等于规定电压时，通过所述第一晶体管导通来输出一个逻辑电压，而在所述被检测电压小于规定电压时，通过所述第一晶体管截止来输出另一个逻辑电压。
2.如权利要求1所述的电压检测电路，其特征在于，所述电流镜电路具有两个输出，所述两个输出中的一个输出与所述第一晶体管连接，所述输出电路包括与一个所述第一晶体管进行了电流镜连接的第二晶体管；以及控制电极被连接到所述第二晶体管和所述电流镜电路的另一个输出的连接部的第三晶体管，根据所述第三晶体管的导通、截止，输出所述一个逻辑电压或所述另一个逻辑电压。
3.如权利要求2所述的电压检测电路，其特征在于，所述第二晶体管导通时的所述第二晶体管的输出电流比所述电流镜电路的另一个输出中流过的电流大。
4.如权利要求2或3所述的电压检测电路，其特征在于，与所述第二晶体管进行电流镜连接的所述第一晶体管是栅极-漏极间短路的P型MOSFET，在所述P型MOSFET以外设置的所述第一晶体管是栅极-漏极间短路的N型MOSFET，串联连接在所述P型MOSFET和所述电流镜电路的一个输出之间。
全文摘要
本发明提供一种可以不使用电阻和基准电压而检测电压的降低的电压检测电路。该电路包括恒流电路；由所述恒流电路动作的电流镜电路；在所述电流镜电路的输出和被检测电压之间设置的至少一个被二极管连接的第一晶体管；以及输出电路，在所述被检测电压大于等于规定电压时，通过所述第一晶体管导通来输出一个逻辑电压，在所述被检测电压小于规定电压时，通过所述第一晶体管截止来输出另一个逻辑电压。
文档编号G01R19/165GK1760681SQ200510107638
公开日2006年4月19日 申请日期2005年9月29日 优先权日2004年10月14日
发明者福士严, 冈田宪明 申请人:三洋电机株式会社