测试复数个微数字保密装置的设备的制作方法

专利名称：测试复数个微数字保密装置的设备的制作方法
技术领域：
本发明有关于复数个电子装置的测试技术，特别是有关于对于容置于复 数个工业标准处理盘中的复数个微数字保密装置进行电性测试的测试复数 个微数字保密装置的设备。
背景技术：
随着半导体装置其复杂度的攀升，有更多的系统级封装装置的组合已经
被利用了。而随着系统复杂度的提高，系统级封装(System-In-Package; SIP) 技术较之系统单芯片(System-On-Chip; SOC)技术更受到市场的欢迎，因其 在市场上的功能性与存在性是随着系统复杂度的增加而增加。系统级封装装 置使用率的成长是受到随价波动的无线市场、消费市场和汽车市场影响。
系统级封装装置的实例包括以下数种单元式装置(cellular device)、 个人数字助理(PDA)、手持式装置(handheld device)、蓝牙解决方案 (Bluetooth Solution)、闪存(Flash Memory)、影像传感器(Image Sensor)、 功率放大器(Power Amplifier)、卫星定位系统模组(GPS Module)与微数字 保密装置(Mini-SDTM Secure Digital)。
系统级封装装置可以是一模组，其是一具有全功能性的次系统封装装 置，包括一基板、至少一模子、复数个芯片层级互连(chip-level interconnects)、复数个经整合或表面黏着技术的无源和有源组件与一保护 夕卜壳(protective casing)。
系统级封装装置是一堆叠式模子总成，该堆叠式模子总成利用一标准封 装(standard package)方式合并二个或更多个直立式堆叠的模子与在一基 板上的芯片级互连(chip-level interconnect) 0
系统级封装装置是一具有复数个芯片模组，该-模组利用'一标准對装'(standard package)方式在一基板上合并二个或更多个水平式堆叠的模子， 与其内部以芯片级的方式互相连接(chip-level interconnect)。
系统级封装装置是一标准封装装置组合，且是直立式的堆叠与其内部以 芯片级的方式互相连接。
以测试的角度而言，系统级封装装置有了明显的改进，且特别是在封装 前的芯片功能检测(known good die)的应用的这个部分。而系统级封装装置 产品的寿命较短。另一方面，系统级封装装置的应用(access)是很少在测试 方面的。为节省成本，高传输量(high throughput)测试实是有其必要。因 此，低成本的测试随之产生。
另外，芯片功能检测所导致的结论则是在重复测试模子方面是有一些需 求的。
在测试点的应用是少数的，意即传统上在系统级封装装置进行最终测试 是不可能的，而此处所指的系统级封装装置包括了微数字保密装置。
随着这种包含了微数字保密装置在内的系统级封装装置在消费型电子 产品上使用率的增加，使得低成本测试更加重要了。
因为这些因素，传统的自动测试设备其测试样本对测试系统级封装装置 以及微数字保密装置并非最好的。
现阶段自动测试设备的解决方案在于其低成本，而该低成本的因素在于 低测试传输量。此外，大部分的自动设备使用分开的操作器。该操作器可自 操作盘拿取零件，并对其测试。
因此，提出一对微数字保密装置的测试方案是有其必要的，而该微数字 保密装置不需要使用测试器以外的操作器。
另一方面，提供一具有高传输量的测试方案也有其必要性。
另外， 一种测试方案，是使用功能可延展的操作器与测试模组的测试方 案，且其成本是很低廉的，将也是有其必要性。而该功能可延展的操作器与 测试模组可适用于不同操作平台。

发明内容
本发明的目的在于，提供一种测试复数个数字保密装置的设备，利用该 设备，对该微数字保密装置的测试不需要使用测试器以外的操作器。
本发明的目的还在于，提供一种测试复数个数字保密装置的设备，其具 有高传输量。
本发明的目的还在于，提供一种测试复数个数字保密装置的设备，其具 有低廉的成本。
依据本发明的原理， 一种测试复数个微数字保密装置(micro SD device) 的设备，其中，待测试的复数个微数字保密装置是装设于符合联合电子设备 工程会议(JEDEC; Joint Electron Device Engineering Council)标准装置 的复数个处理盘(processing tray)上，且该每一处理盘均具有复数个微数 字保密装置容置单元(micro SD device receiving cell),该每一个微数字 保密装置均具有复数个电子接点(electrical contact),该设备包括一 测试架和一分类器；其中测试架〈test hive)包括复数个测试线路，该线 路的数量对应于该处理盘上微数字保密装置容置单元的至少一预定数量，与 复数个群组的测试接点(test contact)，且该每一群组的测试接点耦合于该 复数个测试线路之一，并被导向以连接该微数字保密装置的复数个电子接 点，且该微数字保密装置设置于相对应的微数字保密装置容置单元内，该测 试架可同步操作，并电性测试该每一处理盘上具有一预定数量的微数字保密 装置，该处理盘与测试架连接，且不需自处理盘上移走复数个微数字保密装 置；所述分类器(sorter),能够自动移去任一没有通过电性测试的微数字保 密装置，直到处理盘装满所有通过电性测试的微数字保密装置。
另外，依据本发明的原理，每一处理盘中的所有的微数字保密装置其测 试结果都以计算机映图(map)记录下来。
另外，依据本发明的原理，该测试架具有一第一树件，'拉于该测试架甲， 且其构形得以容置任一处理盘，该处理盘与测试架相连接；该第一构件包括
复数个调正面，以提供每一个处理盘的调正排列，进而可调整每一处理盘尺 寸的容许差。
本发明的测试架包括一基板，该基板包括复数个第二调正面，且该每一 第二调正面与该对应的一微数字保密装置容置单元相互交接，以提供给微数 字保密装置的调正排列，并进而调整每一微数字保密装置的尺寸容许差，该 微数字保密装置位于相对应的微数字保密装置容置单元内。 本发明还提供了一种测试复数个微数字保密装置的设备，该微数字保密
装置具有复数个电子接点，该设备包括
一第一处理盘操作器，容置一叠复数个工业标准装置处理盘，每一该工 业标准装置处理盘包括复数个微数字保密装置容置单元，且每一叠该工业标 准装置处理盘皆被导向，以使得微数字保密装置上的该复数个电子接点朝向
一预定方向；
一测试架，其至少包括
复数个测试线路，该线路的数量对应于该处理盘上微数字保密装置
容置单元的至少一预定数量；及
复数个群组的测试接点，且该每一群组的测试接点耦合于该复数个 测试线路之一，并被导向以连接该微数字保密装置的复数个电子接点，且该 微数字保密装置的该复数个电子接点设置于相对应的微数字保密装置容置单
元；
处理盘载运设备，其可自该叠工业标准装置处理盘中一次移送每一工业 标准装置处理盘至一第一位置，该第一位置接近该测试架；以及
一第二处理盘操作器，可将邻近于该测试架的该工业标准装置处理盘自 该第一位置相对移至一第二位置，由此，测试架可连接微数字保密装置的处 理盘，以使得每一群组测试接点与微数字保密装置所具有的复数个电子接点 的电性连接同时被建立，其中该微数字保密装置相对应设置于微数字保密装
置容置单元中。
本发明的第二处理盘操作器可更进一步地将处理盘自该第二位置送至该 第一位置。
在本发明中，该处理盘载运设备还用以自该第一位置运送已电性测试过 的微数字保密装置的处理盘。
在本发明中，所述设备还包括有分类器，其至少包括
一第一分类模组处理盘位置，容置内部存放已电性测试过却并未通过的 微数字保密装置的处理盘；
一第二分类模组处理盘位置，经过该处理盘载运设备的运送而容置内部 存放已电性测试过却并未分类的微数字保密装置的处理盘；以及
一装置取放设备，自位于该第二分类模组处理盘位置内且容置有复数个 微数字保密装置的处理盘中，提起与移动每一个该未通过电性测试微数字保 密装置至一测试失败装置处理盘，该测试失败装置处理盘位于该第一分类模 组处理盘位置内。
本发明的分类器更包括
一第三分类模组处理盘位置，以容置装载有己测试过的微数字保密装置 的一第二处理盘，且该装置取放设备自位于第三分类模组处理盘位置的已测 试过电性测试的微数字保密装置，取代自第二分类模组处理盘位置移除的未 通过电性测试的微数字保密装置。
本发明的设备更包括一卸载模组，且该处理盘载运设备自第二分类模组 处理盘位置移送该处理盘至该卸载模组。
在本发明中，当该处理盘已装满该未通过电性测试的微数字保密装置时， 该处理盘载运设备可运送该处理盘自该第二分类模组处理盘位置至该卸载模 组。
在本发明中，该设备更包括一卸载盘操作器，经由该处理盘载运设备自 该第二分类模组处理盘位置运送并自动堆叠每一运送过来的处理盘。
本发明的测试架包括一第一构件，且该第一构件其构形能够容置任一处
理盘，该处理盘与测试架连接，第一构件包括复数个调正ET，以提供'每一'个 处理盘的调正排列，进而可调整每一处理盘尺寸的容许度。
在本发明中，该测试架包括一接点基板，其包括复数个第二调正面，每 一调正面连接对应的该微数字保密装置容置单元，以提供调正排列给置于其 中的该微数字保密装置，并进而调整每一该微数字保密装置的尺寸容许差。
在本发明中，该接点基板包括一绝缘板构件，以承载(carrying)该复数 个电子接点。
本发明的接点基板还包括一金属板构件，该金属板构件具有该复数个第 二调正面。
依据本发明的原理，本发明揭露一种测试复数个微数字保密装置的设备， 该微数字保密装置均具有复数个电子接点(electrical contract),该系统包 括一装载模组，容置一叠具有工业标准的装置处理盘，且任一该叠工业标准 装置处理盘皆被导向，以在一预定方向连接每个微数字保密装置； 一测试架 (test hive)包括复数个测试线路，该线路的数量对应于该处理盘上微数字 保密装置容置单元的至少一预定数量，与复数个群组的测试接点，且该每一 群组的测试接点耦合于该复数个测试线路之一，并被导向以连接该微数字保 密装置的复数个电子接点，且该微数字保密装置设置于相对应的微数字保密 装置容置单元； 一第一处理盘操作设备，可一次移动任一个该叠处理盘中之 处理盘而至接近该测试架的一位置；及一第二处理盘操作设备，可将每一处 理盘移动进行相对移动，由此，测试架可连接处理盘，于是每一群组测试接 点即与微数字保密装置上的复数个电子接点进行电性连接，微数字保密装置 装设于相对应的微数字保密装置容置单元；其中，该测试架可同时操作，以 电性测试每一处理盘中全部的微数字保密装置的至少一预定部分，该部分在 没有自处理盘中移除系统级风装装置的情况下与测试架连接。
在本发明中，该设备还包括一分类器，其中该处理盘载运与操作设备用 以载运已电性测试过的微数字保密装置的处理盘至该分类器。
该分类器自己电性测试过的微数字保密装置的处理盘中，移除已电性测
试过却未通过的微数字保密装置。
该分类器用以自处理盘中替换已电性测试过却未通过的微数字保密装置。
该分类器可用以移除未通过电性测试的微数字保密装置，直到该电性测 试过的微数字保密装置的处理盘装满未通过电性测试的微数字保密装置。
该设备更包括一调正设备，由该测试架所承载，用以调正每一与该测试 架连接的处理盘，进而可调整处理盘尺寸的容许差。
该设备更包括一第二调正设备，由该测试架所承载，用以调正每一与该 测试架连接的处理盘，进而调整每一该微数字保密装置的尺寸容许差。
该测试架可同步操作，并电性测试该每一处理盘上具有一预定数量的微 数字保密装置，该预定数量为微数字保密装置的全部数量。
另外，更包含有一控制装置。此控制装置可透过测试电路同步对该复数 个测试架连接的微数字保密装置进行电性测试。
再者，依据本发明的原理，更有一第一构件，位于该测试架中，且其构 形能够容置任一处理盘；及复数个调正面，位于该第一构件上，以提供每一 个处理盘的调正排列，进而可调整每一处理盘尺寸的容许差。
其中，该测试架包括一基板，该基板包括复数个第二调正面，且该每一 第二调正面与该对应的一微数字保密装置容置单元相互交接，以提供给微数 字保密装置的调正排列，该微数字保密装置位于相对应的微数字保密装置容 置单元内。
采用本发明的上述测试复数个微数字保密装置的设备，其效果是显著 的测试架可同步操作并电性测试该每一处理盘上具有一预定数量的微数字 保密装置，且不需自处理盘上移走复数个微数字保密装置。并且，通过分类 器，能够自动移去处理盘中任一没有通过电性测试的微数字保密装置，直到 处理盘装满所有通过电性测试的微数字保密装置。


图1是一具有"接脚向上〃 的微数字保密装置且符合联合电子设备工 程会议标准的处理盘；
图2是一具有"接脚向下〃 的微数字保密装置且符合联合电子设备工 程会议标准的处理盘；
图3是显示一处理盘其部分具有微数字保密装置的视图4是本发明一系统的立体图5是图4的系统的上视图6是图4的系统的侧视图7是图4的系统的前视图； 图8是一载运设施的立体图； 图9是具有二处理盘的载运设施的立体图； 图10是图4所示的系统其部分立体图； 图11是图6所示的系统其测试架的立体图； 图12是该测试架的立体分解图； 图13是该测试架其一部分的立体分解图； 图14是该测试架的一上平面视图； 图15是该测试架的探针的一上平面视图； 图16是该测试架其一部分的立体分解图； 图17是该具有处理盘的测试架的上视图； 图18是该具有处理盘的测试架其一部分的立体图； 图19至图22是显示该测试架的一部分被接触的视图； 图23是该测试架的底部另一实施例立体图；及 图24是图23的实施例其下立体图。 主要图号说明 101处理盘 101a上表面
101b下表面105a装置褛点
103微数字保密装置容置单元105微数字保密装置
1000系统1100装载模组
1102螺旋状可调式支架1300测试模组或测试架
1305接触板1310测试器
1311测试模组1312线路板
1313连接器1315恒等电路
1350接点基板1351探针
1353导引针头1355导引面
1357槽1361绝缘板构件
1365金属板构件1363肋
1500测试装置1501位置
1503位置1505位置
1507拾取手臂1700卸载模组
1701直立式支架1900处理盘操作器
1901升降板1909马达
1950电子模组2100第一载运设施
2101、 2103轨道2105、 2107凸缘
2109皮带2111皮带
2115垂片2117垂片
2119处理盘扣件2121处理盘扣件
2123导引针头2125导引针头
2200第二载运设施2201轨道
2203轨道2205凸缘
2207凸缘2209皮带
2217垂片
具体实施例方式
为了能更清楚地描述本发明所提出的一种测试复数个微数字保密装置 的设备，以下将配合图标详细说明之
半导体产品在组装的过程中，会在不同的阶段进行测试。这些测试可以 是晶片级或封装级的。预烧(Biirn-in)测试则可以是晶片级与封装级的。在 不同阶段接点接触的方法则有许多种。而测试可以对单一的装置或复数个并 联的装置进行。而若一次要测试超过一个以上的装置，则需要考虑到测试时 间、装置体积、设备成本等因素。
以晶片级而言，接点(Contact)接触方法可为悬臂式探针线(Cantilever Probe ffire)或如线圈弹簧探针的直立式探针的一种接触。晶片探针用以指 引晶片在X轴与Y轴的移动方向，使用一机械视野照相机进行晶片垫与探针 接点进行量化(a set of fixed contacts)的对准(Alignment)。当该装置仍 在晶片的格式时，则模子中或模子间的焊垫(pad)位置其精确性与晶片处理 的等级是相同的。当探针对准于一模子时，校正并重复各步骤是必要的。晶 片上各装置间的平行处理，对于生产出一探针接点阵列是项重要的因素，具 有一定程度的精确度，且符合晶片接点映图。
以封装级而言，在该些装置被切割后且与该晶片分离后，经由打线(wire bonding)过程电性连接至引线(leads)或锡球阵列封装内的焊锡球。以封装 级的装置而言，通常是可以测试操作器(test handler)进行测试与操作的。 但是，该测试操作器必须是取放操作器。
在生产微数字保密装置、处理盘(processing tray),甚至是零件盘、 进行中的处理盘(in-process tray)，或载运盘(carrier tray)皆用于生产 制造的许多方面，以操作该微数字保密装置。
一般的处理盘其使用设计是广泛地运用于半导体工业，即如上所述在生
产制造时用以操作该微数字保密装置，而这个处理盘即为符合联合电子设备
工程会议(JEDEC; Joint Electron Device Engineering Council)标准装置 的处理盘，如图1与图2所示。 一标准装置的处理盘基本上包括一格子架 (grid-like),其是一开放式格子结构(open lattice structure),且形成 一平面；二维阵歹寸的装置单元(two-dimensional array of device cell)"。 每一装置单元可固定一单一微数字保密装置。处理盘一般以射出成型制成， 且随着不同IC装置的型式，其整体尺寸与格子尺寸也不一样。处理盘也具 有可堆叠性与表面特性，如定位(locat ing)与支持(hoid-down)的垂片 (tab)。如此将有助于自动处理与测试设备的操作。
微数字保密装置放置于处理盘中，且经由该处理盘运送。该些处理盘因 被设计为具有可运送的功能，因此可将零件分开保存在每一格子中。大部分 的装置处理器皆具有多元化的容置方式(input capability),如卡式盒 (cassette)、管状件(tube)或处理盘的置入与拿出。典型的微数字保密装置 其处理方式是自运送工具上卸下，再装入更对容积空间控制严格的容器，如 穿梭机(shuttle)、对准机(preciser)与活塞(plunger)。该微数字保密装置 于是与一 自动化测试设备(ATE)相互连接。其连接是插入一测试固定物(test fixture)，如已知现有的"嵌套〃 (nest)或插入式选样(interposer)。同时， 也提供了对准的功效，以辅助与测试接点的接触。不论自处理盘取出的微数 字保密装置是好的或坏的，在经过测试后都会放回该处理盘中。
电性测试依据微数字保密装置最基本的规格而对其进行验证(verify)。 举例说明，依据其操作特性而对该装置进行分类(classify)。在电性测试中， 一整套更完整的操作电子讯号已提供给这些装置，以对其功能作有效的提 升。电性测试后，这些装置因而依据预设的表现特性定义与在测试时显示的 电子特性被分类或放入承载装置(bin)中。
半导体装置封装趋势通常是被形容为"接脚向上〃 (live biig)或"接 脚向下〃 (dead bug),而这是依据引线(leads)是在哪一面。如图1所示， 接脚向上趋势指的是一装置105底部(bottom)上的复数个装置接点105a(如
引线)是朝下的。图1中， 一处理盘101具有复数个系统级封装装置容置单
元103，每一系统级封装装置容置单元103均可容置一该装置105。图1中 的实施例是一接脚向上趋势，且装置105可为一微数字保密内存(micro SD memory)。
"接脚向下"使得装置105与接点105a被翻过来进而朝上。在处理盘 101中的装置105其方向是典型的"接脚向上〃 。因为装置105的使用者可 能使用拾取装置将装置105放置于一印刷线路板上。
在处理盘内的"接脚向上〃 的微数字保密装置105，其接点朝下向着处 理盘。如此使得接点105a的进入以进行测试，将是非常困难的。
处理盘的设计如该处理盘IOI，是每一个都一样的。但是，每一个处理 盘的上表面101a与下表面101b其构形是不同的。当堆叠这些处理盘时，上 层的盘具有一特别的部分以控制下层的盘。这就是其特征，即当两处理盘堆 叠在一起时，可以将处理盘翻起来。基本上，可将位于下层处理盘里的装置 转送到上层盘中。也因此，新的位于下层的处理盘就出现了。
当这些处理盘101被翻转时，该些装置接点105a即曝露出来，此时其 呈现"接脚向下〃 之势，如图2所示。每一个处理盘101的底部都有一额外 的深度，提供了对准时所需的额外的空间。
微数字保密装置接点105a可以是焊锡球(solder ball)、引线(leads) 或金线连接垫(gold contact pad)。该每二接点105a的间距是很小的，且 其每一接点的宽度也是很小的。而经由每一个装置接点105a去电性连接微 数字保密装置是必须的，且该装置接点105a是电性连接着测试器。
处理盘101通常是以塑料模子铸造制成的，其精密度会因为模子的清洁 度或磨损而受到影响。而模子本身会有收缩的状况，其也会影响铸造出的处 理盘。因处理盘101的长方形的外形，其尺寸的变化度(variation)在X轴 方向比Y轴方向要多。
同时，堆积在一处理盘上的所有装置105其所产生的复数个尺寸容许 差，也是要考虑到的。该复数个尺寸容许差是每一微数字保密装置、每一容
置单元或每一处理盘的最大与最小尺寸。本发明的对准特性使得所有产生的 尺寸容许差都是被允许的。
图3所示是承载微数字保密装置105的处理盘101，该处理盘101具有
复数个容置单元103。且该微数字保密装置105具有在上层的复数个接点 105a，并呈现接脚向下之势。本图显示了最小、 一般与最大的微数字保密装 置105的尺寸。
图4至图7是显示本发明的一系统1000的各种视图，是对承载有复数 个微数字保密装置的复数个处理盘进行测试。特别是对一完整的处理盘测 试，却不需将里面的复数个微数字保密装置移走。
该系统1000包括一装载模组1100、 一测试模组(tester module)或测 试架(test hive) 1300、 一分类模组(sorter module) 1500、 一卸载模组1700 与复数个处理盘操作器1900 (例如第一处理盘操作器和第二处理盘操作 器)。 一第一载运设施(first transport arrangement)2100是将处理盘自 该装载模组1100移至该测试架1300，且自测试架1300至该分类模组1500。 一第二载运设施(second transport arrangement) 2200是将处理盘自分类 模组1500移至该卸载模组1700。熟悉本项技艺的人士可将第一载运设施 2100与第二载运设施2200结合成为一单一的载运单元，或以一单一的载运 单元[例如，处理盘载运设备(tray transport apparatus)]取代之。因 此可成为本发明不同的实施例。
复数个处理盘堆叠在装载模组1100上。装载模组1100包括复数个直立 式支架(vertical support) 1101，将该堆处理盘定位。在该些直立式支架底 下的即是第一载运设施2100，如图5所示。如图8、图9所示，第一载运设 施2100是传输带型式(conveyer type)，其包括轨道2101与2103。轨道2101 具有一凸缘(flange) 2105，轨道2103具有一凸缘(flange) 2107。凸缘2105 与凸缘2107形成一轨道，使得处理盘从装载模组1100移至测试架1300下 方的位置。凸缘2105与凸缘2107则相对位于轨道2101与轨道2103的上表 面。
一对皮带2109与2111相对位于凸缘2105与凸缘2107的下方(below) 相邻(proximate)处。每一皮带2109与2111并具有从自身垂直延伸出的垂 片2115与2117，因此可凸出于凸缘2105与凸缘2107之上，且与凸缘2105 与凸缘2107所支撑的一处理盘101接合。配合这个运送设施，所产生的静 电是最少的。因为，该传输带是产生静电的一种通常的来源。
一处理盘操作器1900置身于装载模组1100的下方。以下将针对该处理 盘操作器1900作详细介绍。如图10所示，处理盘操作器1900包括一升降 板(lift plate) 1901，该升降板1901由一马达1909所驱动，且设计的刚好 嵌入凸缘2105与2107之间。如图8所示，当一叠处理盘放置于装载模组 1100时，该叠处理盘的底部置放于一螺旋状可调式支架(solenoid actuated blade su卯ort)1102，而每一螺旋状可调式支架则置放于相对的直立式支架 1101。然而，只有在后直立式支架1101上的螺旋状可调式支架1102才显示 于图中。当一处理盘从装载模组移出时，处理盘操作器1900即被调整，因 此可将升降板1901升起，以与该叠处理盘中的最底层之一的处理盘的底部 接合。螺旋状可调式支架1102则縮回。处理盘操作器1900则将该最底层的 处理盘降下至凸缘2105与2107。螺旋状可调式支架1102则接合并支撑着 该处理盘。
在最底层处理盘降至凸缘2105与2107后，处理盘会被垂片2117移至 测试架1300之下，经由接合处理盘的后部，并滑入测试架1300之下。
测试架1300与其重要的零件皆显示于图11至图18。测试架1300包括 一测试器1310、 一接点基板1350与一外框1370。
测试架1300是面朝下的设计，以利处理盘101上升至测试架1300，或 另一方面，即测试架1300可下降至处理盘101之上。该外框1370具有一处 理盘容置槽(tray receiving cavity) 1371，其内并具有拓拔状边(tapered inside edge) 1373，以使处理盘101的外边(outside edge)可进行装置105 的中度对准。
外框1370安装于该接点基板1350，接点基板1350以非导体材料制成，
且内部具有复数个接点。如图19至图22所示，每一接点皆是一探针(Pogo Pin) 1351。该探针1351是一弹簧式接点针头(spring loaded contactor pin)。探针1351以一矩阵排列，其对应于处理盘101的装置105的排列。
阵列的特点在于整合接点基板1350上的探针1351与装置105的对准。 特别的是每一导引针头(guide pin) 1353皆具有导引面(guide surface), 因此可与处理盘101的微数字保密装置容置单元103对准，且迫使相关的装 置105至一预设位置，并可忽略处理盘101或装置105的尺寸容许差。接点 基板1350具有复数个槽1357在其表面，该槽1357邻近处理盘101。
接点基板1350的另一实施例如图23至图24所示。本实施例中，接点 基板1350是两件式(two-piece)结构，包括 一 绝缘板构件(base portion) 1361，该绝缘板构件1361承载着接点或探针； 一金属板构件1365， 该金属板构件1365具有导引接头1353。绝缘板构件1361包括一行向下延 伸的肋(rib) 1363，且每一肋1363承载着复数个群组的接点或探针1351， 并提供给这些针头(pin) —绝缘支架(insulating pin)。金属板构件1365包 括复数个延伸的隙缝(aperture)或通槽(through slot)，其形状可容置该复 数个肋1363;与复数个导引接头1353。图23至图24所示的本实施例其优 点在于，因使用金属作为其一部分，故接点基板1350的寿命得以增加。于 是，在导引接头1353的磨损也减少。
金属板构件1365也包括复数个槽1357，以提供处理盘扣件(tray retainer)2119与2121的容许差(clearance)，如图8与图9所示。
被接脚向下趋势的微数字保密装置105所占满的处理盘被处理盘操作 器1900所升高，如图19至图22。因此，要测试承载有装置105的处理盘 会先被外框1370的拓拔状边1373所移动。然后，当处理盘被提升至一测试 位置时，待测的装置105会被导引针头1353的导引面1355所移动，如图 19至图20所示。
图22中，当处理盘101被处理盘操作器1900提升至一测试位置时，所 有接点基板1350承载的探针1351则接合于装置105的接点105a。每一探
针1351皆会被挤压后电性连接至相关的接点105a。处理盘操作器1900提 供一压力至处理盘101的底部，且该压力与挤压探针1351的力相当。且因 形状的关系，探针1351可同时接触到与其相关的装置105。
一旦处理盘101移至该测试位置，所有处理盘101所承载的装置105同 时被测试，且是由该测试器1310来进行测试。如图11与图12所示，测试 器1310包括复数个测试模组(test module) 1311，该测试模组1311由一连 接器1313所承载。该连接器1313安置于一线路板1312上。该线路板1312 上的测试模组1311与连接器1313的数量相对于处理盘101的容置单元103 的行(rov0的数量。每一连接器1313经由线路板1312上的复数条金属丝连 接至相对应的探针1351的群组。每一群组的探针在行的方向上皆对应于容 置单元103。
测试模组1311包括一线路板，该线路板包括复数个第二恒等电路 (identical electronic circuits) 1315。每一恒等电路1315皆相同，且用 于测试处理盘101承载的装置105。测试模组1311上的恒等电路1315的数 量相同于处理盘101上容置单元103的数量。本实施例中，共有15行容置 单元，每行共有八个容置单元。图标中显示的测试器1310包括15个测试模 组1311，每个测试模组1311包括8条电路1315。
测试架1300测试所有处理盘101承载的装置105。
该第一载运设施2100包括处理盘扣件2119与2121。当处理盘101定 位在测试架1300之下时，处理盘扣件2119与2121会接合于处理盘向上的 面，且该处理盘已经由处理盘操作器1900提升至一测试位置。处理盘扣件 2119与2121通过导引针头2123与2125所定位。虽然无法见于图标中，每 一处理盘扣件2119与2121皆具有一对导引针头2123与2125，且彼此呈相 对应位置。导引针头2123与2125对处理盘操作器1900升起处理盘至一定 位置是有偏差的。处理盘扣件2119与2121出力顶住处理盘，并迫使处理盘 顶住升降版1901。接触板(contactor plate) 1305包括复数个沟槽 (groove) 1357，该沟槽1357可容置处理盘扣件2119与2121。如此，处理
盘扣件2119与2121才不会干扰到探针1351。处理盘扣件2119与2121可 以确认一件事，即因使用了升降板1901，而在处理盘101中的任何翘曲都 可避免了。另一方面，当测试完成后，每一处理盘会完全地自接点基板1350 脱离。
回到图6至图9，测试系统1000容置一堆处理盘。若该堆处理盘101 上下倒置，则每一处理盘呈接脚向下之势。而在图式所显示的本系统中，每 一个装置皆为一微数字保密装置。该堆上下倒置的处理盘会被装载于装载模 组1100上。处理盘操作器1900在装载模组1100之下并利用以搬移JEDEC 承载盘， 一次一个到测试架1300。测试架1300在系统1000中是固定不动的。 当处理盘101被移动且固定在测试架1300之下时，处理盘操作器1900可将 处理盘101升起，以接合测试架1300。而该测试架1300是所有被测试装置 的测试进行最初处。
当测试进行时，会出现处理盘的图像(map)，以显示测试结果。测试结 果包括未通过测试的装置其失败的特性。处理盘操作器1900会自测试位置 降低处理盘101至凸缘2105与2107。皮带2109与2111的作用可如以下所 述垂片2115与2117接合于处理盘101的后边，且自测试架1300的下面 移动处理盘101至第二载运设施2200，再至分类模组1500，如图6与图7 所示。被测试的处理盘则是放置于一位置1501，如图4、图5所示。
如图4、图5所示，被测试过的处理盘再被放置于一位置1503。而通过 电性测试的装置(优良装置)则会取代未通过测试的装置。一旦在该位置1503 的处理盘中所有的装置被移开时， 一个已通过测试的处理盘会来到位置 1503。移至与离开位置1503的测试处理盘的行为可由任一现有技术完成。 由一电子模组1950控制的分类模组1500使用该映图(m印)以辨识未通过的 装置，并使用一拾取手臂(pick-up arm) 1507自位于位置1503的处理盘捡 取未通过电性测试的装置(失败装置)至一准备给这些失败装置准备的处理 盘，而该处理盘位于一位置1505。所有的失败装置会自位于位置1503的处
理盘中移走，剩下的装置则是优良装置。
完成测试的处理盘再被运送到位于位置1501的分类模组1500。该拾取
手臂1507将位于位置1501的处理盘中的失败装置移至位于位置1505的处 理盘。然后，位于位置1501的处理盘中的空位则被位于位置1503的处理盘 中的装置所占满。意即，使用拾取手臂1507取走位于位置1501的处理盘中 的失败装置，再以位于位置1503的处理盘中的装置填满。如此的上述行为 将持续，直到位于位置1501的处理盘中填满了优良装置为止。然后，第二 载运设施2200会自卸载模组1700移除该处理盘。于是， 一完全具有优良装 置的处理盘则产生出来。失败装置则放置于位于位置1505的处理盘。
如图8、图9所示，第二载运设施2200其构形类似于第一载运设施2100， 且包括一对轨道2201与2203。轨道2201具有一凸缘2205，轨道2203具有 一凸缘2207。一皮带2209置于凸缘2205与2207的上表面(叩per surface)， 且具有复数个延伸出的垂片2217，以与处理盘的后边接合。本实施例中， 只有一条皮带2209使用于第二载运设施2200。
第二载运设施2200可移动具有全部皆为优良装置的处理盘至卸载模组 1700。虽然卸载模组1700的详细结构并未显示，但实际上是与装载模组1100 相同的。卸载模组1700包括复数个直立式支架(vertical support) 1101， 将该堆处理盘定位。位于卸载模组1700之下的是另一个处理盘操作器1900， 其作用与前文所述相同。处理盘操作器1900包括一升降板(lift plate) 1901，该升降板1901由一马达1909所驱动，且设计的刚好嵌入凸缘 2205与2207之间。
当一处理盘移入并定位于卸载装置1700内时，处理盘操作器1900可以 举起该处理盘，该叠处理盘的底部置放于一螺旋状可调式支架，而每一螺旋 状可调式支架则置放于相对的直立式支架1701。当该处理盘已升起并接合 于该叠处理盘的底部，可调式支架会缩起来以使该底部提升至可调式支架的 平面(plane)的上方。可调式支架于是延伸出来，以支持着其底部。处理盘 操作器1900再降低升降板1901至定位。
虽然只有一个处理盘定位显示于位置1505。本发明其它实施例亦可为
复数个装载失败装置的处理盘于位置1505上。于是，这些失败装置可依据 预设的标准进行分类。
其它实施例中，测试架1300也具有一席之地。意即，测试架1300可以 仅是测试装置1500的某部分，或是电子部分。这些选项可增加测试的生产 量。
另外，优良装置其测试结果的映图(map)是必须保存的。电子模组1950 则可提供系统1000的控制映图。电子模组1950包括了一微处理器模组、记 忆模组、测试接口与有关的电子装置。
虽然本发明已以具体实施例揭示，但其并非用以限定本发明，任何本领 域的技术人员，在不脱离本发明的构思和范围的前提下所作出的等同组件的 置换，或依本发明专利保护范围所作的等同变化与修饰，皆应仍属本专利涵 盖的范畴。
权利要求
1.一种测试复数个微数字保密装置的设备，其特征在于，待测试的复数个微数字保密装置装设于符合联合电子设备工程会议标准装置的复数个处理盘上，且该每一处理盘均具有复数个微数字保密装置容置单元，该每一个微数字保密装置均具有复数个电子接点，该设备包括一测试架，该测试架至少包括复数个测试线路，该线路的数量对应于该处理盘上微数字保密装置容置单元的至少一预定数量；复数个群组的测试接点，且该每一群组的测试接点耦合于该复数个测试线路之一，并被导向以连接该微数字保密装置的复数个电子接点，且该微数字保密装置设置于相对应的微数字保密装置容置单元内，该测试架可同步操作，并电性测试该每一处理盘上具有一预定数量的微数字保密装置，该处理盘与测试架连接，且不需自处理盘上移走复数个微数字保密装置；以及一分类器，自动移去任一没有通过电性测试的微数字保密装置，直到处理盘装满所有通过电性测试的微数字保密装置。
2. 如权利要求1所述的测试复数个微数字保密装置的设备，其特征在于，该设备还包括一第一构件，位于该测试架中，且其构形能够容置任一处理盘；以及复数个调正面，位于该第一构件上，以提供每一个处理盘的调正排列， 进而可调整每一处理盘尺寸的容许差。
3. 如权利要求2所述的测试复数个微数字保密装置的设备，其特征在于， 该测试架包括一基板，该基板包括复数个第二调正面，且每一该第二调正面 对应于该微数字保密装置容置单元，以提供调正排列给置于其中的该微数字 保密装置，并进而调整每一该微数字保密装置的尺寸容许差。
4. 一种测试复数个微数字保密装置的设备，该微数字保密装置具有复数 个电子接点，该设备包括 一第一处理盘操作器，容置一叠复数个工业标准装置处理盘，每一该工 业标准装置处理盘包括复数个微数字保密装置容置单元，且每一叠该工业标 准装置处理盘皆被导向，以使得微数字保密装置上的该复数个电子接点朝向一预定方向；一测试架，其至少包括复数个测试线路，该线路的数量对应于该处理盘上微数字保密装置容置单元的至少一预定数量；及复数个群组的测试接点，且该每一群组的测试接点耦合于该复数个 测试线路之一，并被导向以连接该微数字保密装置的复数个电子接点，且该 微数字保密装置的该复数个电子接点设置于相对应的微数字保密装置容置单 元；处理盘载运设备，其可自该叠工业标准装置处理盘中一次移送每一工业 标准装置处理盘至一第一位置，该第一位置接近该测试架；以及一第二处理盘操作器，可将邻近于该测试架的该工业标准装置处理盘自 该第一位置相对移至一第二位置，由此，测试架可连接微数字保密装置的处 理盘，以使得每一群组测试接点与微数字保密装置所具有的复数个电子接点 的电性连接同时被建立，其中该微数字保密装置相对应设置于微数字保密装 置容置单元中。
5. 如权利要求4所述的测试复数个微数字保密装置的设备，其特征在于， 该第二处理盘操作器可更进一步地将处理盘自该第二位置送至该第一位置。
6. 如权利要求5所述的测试复数个微数字保密装置的设备，其特征在于， 该处理盘载运设备还用以自该第一位置运送己电性测试过的微数字保密装置 的处理盘。
7. 如权利要求6所述的测试复数个微数字保密装置的设备，其特征在于， 该设备还包括有分类器，其至少包括一第一分类模组处理盘位置，容置内部存放已电性测试过却并未通过的 微数字保密装置的处理盘； 一第二分类模组处理盘位置，经过该处理盘载运设备的运送而容置内部 存放己电性测试过却并未分类的微数字保密装置的处理盘；以及一装置取放设备，自位于该第二分类模组处理盘位置内且容置有复数个 微数字保密装置的处理盘中，提起与移动每一个该未通过电性测试微数字保 密装置至一测试失败装置处理盘，该测试失败装置处理盘位于该第一分类模 组处理盘位置内。
8. 如权利要求7所述的测试复数个微数字保密装置的设备，其特征在于， 该分类器更包括一第三分类模组处理盘位置，以容置装载有已测试过的微数字保密装置 的一第二处理盘，且该装置取放设备自位于第三分类模组处理盘位置的已测 试过电性测试的微数字保密装置，取代自第二分类模组处理盘位置移除的未 通过电性测试的微数字保密装置。
9. 如权利要求8所述的测试复数个微数字保密装置的设备，其特征在于， 该设备更包括一卸载模组，且该处理盘载运设备自第二分类模组处理盘位置 移送该处理盘至该卸载模组。
10. 如权利要求9所述的测试复数个微数字保密装置的设备，其特征在 于，当该处理盘已装满该未通过电性测试的微数字保密装置时，该处理盘载 运设备可运送该处理盘自该第二分类模组处理盘位置至该卸载模组。
11. 如权利要求10所述的测试复数个微数字保密装置的设备，其特征 在于，该设备更包括一卸载盘操作器，经由该处理盘载运设备自该第二分类 模组处理盘位置运送并自动堆叠每一运送过来的处理盘。
12. 如权利要求4所述的测试复数个微数字保密装置的设备，其特征在 于，该测试架包括一第一构件，且该第一构件其构形能够容置任一处理盘， 该处理盘与测试架连接，第一构件包括复数个调正面，以提供每一个处理盘 的调正排列，进而可调整每一处理盘尺寸的容许度。
13. 如权利要求12所述的测试复数个微数字保密装置的设备，其特征在 于，该测试架包括一接点基板，其包括复数个第二调正面，每一调正面连接 对应的该微数字保密装置容置单元，以提供调正排列给置于其中的该徼数字 保密装置，并进而调整每一该微数字保密装置的尺寸容许差。
14. 如权利要求13所述的测试复数个微数字保密装置的设备，其特征在于，该接点基板包括一绝缘板构件，以承载该复数个电子接点。
15. 如权利要求14所述的测试复数个微数字保密装置的设备，其特征在 于，该接点基板包括一金属板构件，该金属板构件具有该复数个第二调正面。
16. —种测试复数个微数字保密装置的设备，待测试的复数个微数字保 密装置装设于符合联合电子设备工程会议标准装置的复数个处理盘上，且该 每一处理盘均具有复数个微数字保密装置容置单元，该每一个微数字保密装 置均具有复数个电子接点，该设备包括一装载模组，其容置一叠具有联合电子设备工程会议标准的装置处理盘， 且每一该叠工业标准装置处理盘上的该电子接点皆被导向，以使得微数字保 密装置上的复数个电子接点朝向一预定方向，以连接复数个测试接点；一测试架，其至少包括复数个测试线路，该线路的数量对应于该处理盘上微数字保密装置 容置单元的至少一预定数量；及复数个群组的测试接点，且该每一群组的测试接点耦合于该复数个 测试线路之一，并被导向以连接该微数字保密装置的复数个电子接点，且该 微数字保密装置设置于相对应的微数字保密装置容置单元；以及一处理盘载运与操作设备，可一次移动任一个该叠处理盘中的处理盘而 至接近该测试架的一位置，与可将每一处理盘移动进行相对移动，由此，测 试架可连接处理盘，于是每一群组测试接点即与微数字保密装置上的复数个 电子接点进行电性连接，微数字保密装置装设于相对应的微数字保密装置容 置单元；其中，该测试架可同时操作，以电性测试每一处理盘中全部的微数字保 密装置的至少一预定部分，该部分在没有自处理盘中移除系统级风装装置的 情况下与测试架连接。
17.如权利要求16所述的测试复数个微数字保密装l的设备，其特征 在于，该设备包括一分类器，其中该处理盘载运与操作设备用以载运已电性 测试过的微数字保密装置的处理盘至该分类器。
18. 如权利要求17所述的测试复数个微数字保密装置的设备，其特征在 于，该分类器自已电性测试过的微数字保密装置的处理盘中，移除已电性测 试过却未通过的微数字保密装置。
19. 如权利要求18所述的测试复数个微数字保密装置的设备，其特征在 于，该分类器用以自处理盘中替换己电性测试过却未通过的微数字保密装置。
20. 如权利要求19所述的测试复数个微数字保密装置的设备，其特征在 于，该分类器可用以移除未通过电性测试的微数字保密装置，直到该电性测 试过的微数字保密装置的处理盘装满未通过电性测试的微数字保密装置。
21. 如权利要求16所述的测试复数个微数字保密装置的设备，其特征在于，该设备更包括一调正设备，由该测试架所承载，用以调正每一与该测试 架连接的处理盘，进而可调整处理盘尺寸的容许差。
22. 如权利要求21所述的测试复数个微数字保密装置的设备，其特征在于，该设备更包括一第二调正设备，由该测试架所承载，用以调正每一与该 测试架连接的处理盘，进而调整每一该微数字保密装置的尺寸容许差。
23. 如权利要求21所述的测试复数个微数字保密装置的设备，其特征在 于，该测试架可同步操作，并电性测试该每一处理盘上具有一预定数量的微 数字保密装置，该预定数量为微数字保密装置的全部数量。
全文摘要
本发明有关于一种测试复数个微数字保密装置的设备。该设备至少包括测试架和分类器，其中测试架包括复数个测试线路和复数个群组的测试接点，该每一群组的测试接点耦合于该复数个测试线路之一，并被导向以连接微数字保密装置的复数个电子接点，该测试架可同步操作，并电性测试该每一处理盘上具有一预定数量的微数字保密装置，该处理盘与测试架连接；分类器能够自动移去任一没有通过电性测试的微数字保密装置，直到处理盘装满所有通过电性测试的微数字保密装置。该设备利用符合联合电子设备工程会议标准装置的复数个处理盘，以同时测试处理盘中所承载的装置。
文档编号G01R31/28GK101368993SQ20081009242
公开日2009年2月18日 申请日期2008年4月11日 优先权日2007年4月12日
发明者蔡译庆, 詹姆士·E·霍普金斯, 陈清图, 麦可·彼得·科斯特洛 申请人:半导体测试先进研究公司