专利名称：数字信号处理器的制作方法
技术领域：
本发明涉及用于控制模拟电路设备的数字信号处理器(DSP)。可以 将本发明有益地用于控制相控阵雷达的天线的移相器。
背景技术：
下面说明典型的相控阵雷达的结构。图5为示出包括n个(n为大于 1的整数)发射/接收天线的相控阵雷达100的结构的框图。在此后的描述 中，术语"移相器"是指无限移相器。这里，将相控阵雷达100的n个收
发器称为分支l、分支2.....分支n。以分支n为例，本地振荡器10产
生高频波cos①t,并且移相器21-n将高频波coso)t的相位延i^- (n - 1) G 以产生要输出到放大器系统31-n的发射波TX。放大器系统31-n是一个 或更多个放大器与滤波器的组合。将放大器系统31-n的输出输入到环行 器40-n。环行器40-n将经放大的发射波TX输出到天线50-n。这样，在
高频波coscot、 cos(wt-e).....cos(cot-(n-l)e〉作为发射波TX从分支
1、分支2.....分支n的天线50-l、 50-2..... 50-n输出时，在v(/方位
产生了波束。如果将天线50-l、 50-2..... 50-n按此顺序以间隔d直线地
布置成一排，则在将垂直于该排的方向设定为0度，并且高频波的波长为 X时，方位角v|/由式dsinvi/ = X0/2tt来确定。如上面所i兌明的，通过将高
频波提供给天线50-l、 50-2..... 50-n使得每两个相邻的天线发射其间具
有预定相位差的发射波X，能够在相位差所决定的方向上产生波束。
另一方面，可以假设接收波(反射波)基本上来自方位角v]/的方向。 分支n接收到的反射波比分支(n - 1)接收到的反射波在相位上滞后0。 因此，在分支l接收到的反射波为cos (o>t +cp)时，分支2接收到的反射 ;iL^示为cos (cot + 9 + cp)，…，分支n接收到的Jl射^J^示为cos (cot + (n -l)e + cp)。因此，每个分支以如下方式处理接收波。以分支n为例，将 接收波RX通过环行器40-n从天线50-n输出到放大器系统32-n。放大器 系统32-n是一个或更多个放大器与滤波器的组合。将放大器系统32-n的 输出输入到混频器60-n中。还将本地振荡器10的输出通过移相器22-n输入该混频器。移相器22-n将对其输入的高频波cosot的相位偏移(n 一 1) 0以产生高频波cos {cot + (n - 1) e}。因此，混频器60-n的输出表示为cos(p。
分支l、分支2.....分支n的混频器60-l、混频器60-2、…、混频器60-n
的输出都是coscp。合成放大器70将混频器60-l、混频器60-2.....混频
器60-n的输出相加以产生接收波束。针对方位角i|/的每个值对合成放大 器70的输出(接收波束)进行雷达处理(距离测量处理)。
在图5所示的相控阵雷达100中，本地振荡器10与移相器21-1、 21國2、…、21-n及22-l、 22-2、…、22-n中的每个移相器之间的传输距离 不可能彼此相同。另外，难以使得传输距离的差等于高频波波长的整数倍。
因此，在相控阵雷达100中，输入到移相器21-1、 21-2.....21-n及22-l、
22-2.....22-n中的高频波的相位不可能相同。这妨碍了发射波束和接收
波束具有高方向性。虽然可以通it^t发出(Shipment)之前执行校准来消 除相位差，然而不可能消除由于相控阵雷达100的高频电路部分的长期变 化或温度变化导致的相位误差。
需要精确地设定相控阵雷达100的每两个相邻分支的发射侧移相器 的输出之间的相位差e,以及每两个相邻分支的接收侧移相器的输出之间
的相位差0。在发射侧，可以在放大器系统31-1、 31-2.....31-n的输出
(环行器40-1、 40-2.....40-n的输入)处(而不是在移相器处)保i^目
位差e。
为达到此目的，可以利用下面描述的结构来调节相邻移相器之间的偏 移相位(相位差)。这里，假设每个移相器由卯度混合耦合器和两个混频 器组成。图6为示出用于确定相邻移相器之间的偏移的数字信号处理器
900的结构以;M目控阵雷达ioo中的相邻部件的框图。图6所示的配置用
于计算移相器21-1的输出与移相器21-2的输出之间的偏移相位(相位 差)。放大器系统31-1将移相器21-1的输出分为两个分量，将其中一个 分量施加给对称混频器80-12的一个输入端。同样的是，放大器系统31-2 将移相器21-2的输出分为两个分量，将其中一个分量施加给对称混频器 80-12的另一个输入端。数字信号处理器900通过低通滤波器81-12和放 大器82-12来检测对称混频器80-12的输出，以4更校正移相器21-2的输出 的相位。该相位校正由设置在移相器21-2的输出与放大器系统31-2的输 入之间的校正移相器25-2来进行，并根据来自数字信号处理器900的校 正命令来工作。对称混频器80-12由结构相同的两个混频器组成以分别地 接收对称地提供的两个输入，并且被配置为将这两个输入求和。使用这种
5对称混频器的原因是，使用下面参照图7A、图7B和图7C说明的常规乘 法器难以均衡地处理两个输入来获得这两个输入的乘积。图7A为使用
Gilbert单元的差分输^/差分输出型常规乘法器的电路图。图7B为示意 性地示出这种常规乘法器的结构的框图，其中由M标出乘法器核。从图 7A可以看出，乘法器核M的两个差分输入端C和D不处在相对于彼此 对称的位置上。因此，由于两个差分输入端C和D的输入阻抗不同，因 此乘法器的输出可能在相位上发生变化。为消除这一缺点，已知的是，如 图7C所示，双工预失真级(Predistortion stage) (P和P，)和乘法器核 (M和M，)，将一个输入II施加给乘法器核M的一个输入端C以及乘 法器核M，的一个输入端D，，将另一个输入12施加给乘法器核M的另一 个输入端D以及乘法器核M，的另一个输入端C，。通过对乘法器核M和 M，的输出求和，有可能获得经对称处理的输入I1和I2的乘积。关于更多 细节，参考Hans-Martin Rein等人的"A Symmetrical Analog Wide-Band Multiplier IC Operating up to 8 Gb/s" (IEEE ISSCC 1991， pp. 118-119 )。
接下来，参照图6说明数字信号处理器卯0的结构，将放大器82-12 的输出通过开关931提供给校准电路910。还将放大器82-12的输出通过 开关932提供给相位校正电压产生电路920。数字信号处理器卯0还包括 计算电路950,虽然图6只示出了向移相器21-2提供的相位命令值，然而 每个计算电路950都向相对应的移相器提供相位命令值。每个计算电路 950基于相位控制电压产生电路940的输出来为相对应的移相器(在这个 示例中为移相器21-2)计算相位命令值e，并且向移相器21-2输出cose 和sine值。校准电路910向放大器82-12输出偏移电压，使得在放大器 82-12的输入为0时将放大器82-12的输出精确地保持为0。相位校正电 压产生电路920为校正移相器25-2提供用于校正移相器21-2的输出的相 位，使得在移相器21-1和21-2接收到相同的相位命令值时移相器21-1和 21-2的输出的相位变得彼此一致的校正命令值。
数字信号处理器卯0以如下方式工作。这里，假it故大器82-12的输 入为0。可以通过使用适当的开关，通过将本地振荡器10的输出设定为0、 或者通过将对称混频器80-12的两个输入设定为0、或者通过将对称混频 器80-12的输出设定为0、或者通过将低通滤波器81-12的输出设定为0 来将放大器82-12的输入设定为0。由于此时放大器82-12的输出(模拟 电压)必须为0，因此将开关931导通，然后由校准电路910来检测模拟 电压。然后，调节从校准电路910向放大器82-12输出的偏移电压使得放 大器82-12的输出变为0。校准电路910以数字值的形式存储偏移电压的值。在调节了放大器82-12的偏移电压之后，将开关931关断。因此，数 字信号处理器卯0需要用于将从放大器82-12输出的模拟电压转换为数字 值的A/D转换器，以及用于对存储在校准电路910中的指示用于校准的 偏移电压的数字值进行转换的D/A转换器。
在调节了放大器82-12的偏移电压之后，校正移相器25-2校正移相 器21-1的输出与移相器21-2的输出之间的相位差。在执行校正时，将针 对移相器21-1的相位命4Hi设定为指示0度作为相位偏移量的值，而将 针对移相器21-2的相位^^令值设定为指示卯度作为相位偏移量的值。因 此，从W振荡器10输出并且其相位未被移相器21-1偏移的高频波在经 放大器31-1放大之后it^对称混频器80-12。另一方面，从本地振荡器 10输出、并且其相位被移相器21-2偏移90度、并且根据需要在校正移相 器25-2处经受相位校正的高频波在经放大器31-2放大之后ii/V对称混频 器80-12。因此，由于对称混频器80-12的两个输入为频率相同并且其间 的相位差为卯度的两个高频波，因此这两个输入的乘积变为0。如果移 相器21-1的输出与移相器21-2的输出之间的相位差为(卯+6)度，则M 大器82-12输出与sin8成比例的DC模拟电压。在这种情况下，将开关 932导通以由相位校正电压产生电路920来检测该模拟电压。相位校正电 压产生电路920调节向校正移相器25-2输出的相位校正值以使得放大器 82-12的输出等于0。在调节相位校正值之后，将开关932关断。因此， 数字信号处理器900需要用于将从放大器82-12输出的模拟电压转换为数 字值的A/D转换器，以及用于对存储在相位校正电压产生电路920中的 指示相位校正值的数字值进行转换的D/A转换器。
通过上述方式，相对于移相器21-1的输出的相位精确地校正移相器 21-2的输出的相位。对所有发射侧移相器中的每两个相邻的移相器执行该
处理，以便将移相器21-2、 21-3.....21-(n-l)和21-n中的每个移相器的
输出的相位相对于移相器21-1的输出的相位进行精确的校正。通过执行 与以上相似的处理，将接收侧移相器22-2、 22-3、…、22-(n-l)和22-n中 的每个移相器的输出的相位相对于移相器22-1的输出的相位进行精确的 校正。
如上面所说明的，校准电路910和相位校正电压产生电路920都需要 A/D转换器。这使得数字信号处理器卯0的电路结构较大。有可能将一个 A/D转换器配置为作为校准电路910中的A/D转换器和相位校正电压产 生电路920中的A/D转换器来工作。在这种情况下，校准电路910的输
7入电压的范围必须与相位校正电压产生电路920的输入电压的范围相同。 然而，由于移相器21-1到21-n以及22-l到22-n中的每个移相器都U 限移相器，并且输出到校正移相器25-2的相位校正值的范围从0度到360 度，因此在这种情况下，校正移相器25-2处的相位校正的精确性可能会 降低。另外，数字信号处理器900需要用于发射侧和接收侧的2 (n-l)个校 正移相器。这也妨碍了数字信号处理器900的电路结构的紧凑化。
发明内容
本发明提供一种用于校正模拟电路设备的内部电路的输出端处的DC 输出的数字信号处理器，该数字信号处理器包括
数字寄存器，其用于存储数字值；
D/A转换器，其用于将存储在数字寄存器中的数字值转换为模拟电 压，并将转M的模拟电压作为DC输出施加给输出端；
极性确定电路，在内部电路中的不同于输出端的校正基准点处的模拟 DC电压高于预定的阈值时该极性确定电路输出第一信号，在该模拟DC 电压低于或等于该预定的阈值时该极性确定电路输出第二信号；以及
更新功能，其根据极性确定电路的输出来改变存储在数字寄存器中的 数字值，
该更新功能被配置为在从极性确定电路输出第一信号和第二信号中 的预定信号时单调地增大或减小该数字值。
本发明还提供一种用于控制模拟电路设备的数字信号处理器，该数字 信号处理器包括
第一数字寄存器，其用于存储根据其来控制模拟电路设备的第一数字
值；
第二数字寄存器，其用于存储第二数字值；
加法器，其用于通过将第一数字值与第二数字值相加来产生校正命令 值，并且向模拟电路设备输出该校正命令值；
极性确定电路，在模拟电路设备中的校正基准点处的模拟DC电压高
于预定的阈值时该极性确定电路输出第 一信号，在该模拟电压低于或等于
该预定的阈值时该极性确定电路输出第二信号；以及更新功能，其根据极性确定电路的输出来改变存储在第二数字寄存器 中的第二数字值，
该更新功能被配置为在从极性确定电路输出第一信号和第二信号中 的预定信号时单调地增大或减小第二数字值。
根据本发明，由既不包括A/D转换器也不包括校正移相器的数字信 号处理器来控制例如相控阵雷达的模拟电i^i殳备变为可能。
通过下面包括附图的描述和权利要求书，本发明的其它优点和特征将 变得明白。
在附图中
图1为示出根据本发明的第一实施例的数字信号处理器的结构的框
图2为示出根据本发明的第一实施例的数字信号处理器中所包括的 校准电路的结构的框图3为示出根据本发明的第一实施例的数字信号处理器中所包括的 相位校正电路的结构的框图4为示出根据本发明的第二实施例的数字信号处理器的结构的框
图5为示出相控阵雷达的结构的框图6为示出图5所示的相控阵雷达中所包括的用于补偿相邻移相器之
间的偏移相位(相位差)的常规数字信号处理器的结构以;M目邻部件的框
图；以及
图7A到图7C为用于说明相控阵雷达中可用的对称混频器的结构的图。
具体实施方式
第一实施例
图1为示出根据本发明的第一实施例的数字信号处理器1000的结构以及图5所示的相控阵雷达100中的相邻部件的框图。下面，将对与前面 附图中示出的部分相同的部分给以相同的标号或符号，并且将省略其说 明。图1所示的配置用于计算相控阵雷达100中的移相器21-1的输出与 移相器21-2的输出之间的偏移相位(相位差)。放大器系统31-1将移相 器21-1的输出分成两个分量，将其中一个分量施加给对称混频器80-12 的一个输入端。同样的是，放大器系统31-2将移相器21-2的输出分成两 个分量，将其中一个分量施加给对称混频器80-12的另一个输入端。数字 信号处理器1000通过低通滤波器81-12和放大器82-12来检测对称混频 器80-12的输出，以便校正向移相器输出的相位命令值自身。因此，图l 所示的结构不需要图6所示的结构所需要的校正移相器25-2。对称混频器 80-12可以是图7A和图7B中所示的对称混频器。数字信号处理器1000 包括用于补偿放大器82-12的偏移电压的校准电路1100，以及用于校正相 邻移相器之间(图1中的移相器21-1与移相器21-2之间)的偏移相位(相 位差)的相位校正电路1200。
图2为示出校准电路1100的结构的框图。校准电路IIOO包括极性确 定电路1050、开关1110和1120、寄存器1130和D/A转换器1140。图2 还示出包括在数字信号处理器1000中的上电/复位电路1010、控制逻辑电 路1020和时钟1030。放大器82-12为差分输入型放大器。
校准电路1100按以下方式工作。当数字信号处理器1000通电时，上 电/复位电路1010将寄存器1130复位到预定的初始值。该初始值被设定 为要作为偏移补偿电压而产生的电压的最大正值。D/A转换器1140读取 存储在寄存器1130中的值以产生用于补偿放大器82-12的两个输入的模 拟电压。在此时，放大器82-12通过适当的开关操作不接收除这些模拟电 压之外的输入，因此，放大器82-12的输出变为正的。并且，控制逻辑电 路1020将开关1110和1120导通。将放大器82-12的输出输入到极性确 定电路1050中。极性确定电路1050将放大器82-12的输出(模拟电压) 与预定的阈值相比较。在本实施例中该阈值为地电势电压(0 V)。在放大 器82-12的输出为正时，极性确定电路1050通过开关1110向寄存器1130 输出用于减小存储在寄存器1130中的值(此后可称为"寄存器值")的信 号。另一方面，在放大器82-12的输出为负时，极性确定电路1050不输 出这种信号，而向控制逻辑电路1020发送指示补偿完成的信号。
控制逻辑电路1020通过时钟电路1030来执行用于减小寄存器值的减 法运算。更具体地说，当极性确定电路1050通过开关1110向寄存器1130输出用于减小寄存器值的信号时，每次寄存器1130通过开关1120从时钟 电路1030接收到时钟脉沖时，控制逻辑电路1020将寄存器值减小例如1 。 D/A转换器1140将存储在寄存器1130中的更新值(即，已经被减去1的 寄存器值)转换为用于补偿放大器82-12的两个输入的模拟电压。此时放 大器82-12的输出低于放大器82-12通电时的输出。
然后，连续地减小寄存器值，直到极性确定电路1050确定放大器 82-12的输出为O或为负为止。在极性确定电路1050确定放大器82-12的 输出为0或为负之后，立刻将指示补偿完成的信号发送到控制逻辑电路 1020。结果，控制逻辑电路1020关断开关1110和1120,并停止对寄存器 值的减法运算。
图3为示出包括在数字信号处理器1000中的相位校正电路1200的结 构的框图。相位校正电路1200包括极性确定电路1050、开关1210和1220、 寄存器1230、加法器1250、计算部分1260以及D/A转换器1271和1272。 极性确定电路1050还被校准电路1100使用。图3还示出包括在数字信号 处理器1000中的上电/复位电路1010、控制逻辑电路1020和时钟电路 1030。
校正电路1200按以下方式工作。这里，假设校准电路IIOO已经完成 对放大器82-12的偏移电压的补偿。当数字信号处理器1000通电时，上 电/复位电路1010将寄存器1230复位到预定初始值。该初始值被设定为 与例如180度(7T)的相位角相对应的最大正值。将存储在寄存器1230 中的值(此后可以称为"寄存器值，，)输出到加法器1250，在加法器1250 中将寄存器值与A/D转换器1252通过将相位控制电压产生电路140的输 出电压进行A/D转换而产生的数字值相加，以便产生相位命令值e。计算 部分1260计算cos8和sine值，其分别被D/A转换器1271和1272转换 为模拟值，并被提供给移相器21-2。此时，控制逻辑电路1020将开关1210 和1220导通。
移相器21-1接收到指示0度的相位命令值的正弦和余弦，而移相器 21-2接收到指示大约卯度的相位命令值的正弦和余弦。如图3中所说明 的，虽然相位控制电压产生电路140在补偿期间输出与对应卯度相位角 的相位命令值0相对应的电压，但是在存储在寄存器1230中的值为8时， 向移相器21-2输入cos(e + S)和sin(e + S)。因此，对称混频器80-12将其 相位未在移相器21-1处被偏移的高频波与其相位在移相器21-2处被偏移 了卯+S的高频波相混合，放大器82-12输出与DC成分sin3相对应的电压。
将放大器82-12的输出输入到极性确定电路1050中。极性确定电路 1050将放大器82-12的输出(模拟电压)与预定的阈值相比较。在本实施 例中该阈值为地电势电压(OV)。在放大器82-12的输出为正时，极性确 定电路1050通过开关1210向寄存器1230输出用于减小存储在寄存器 1230中的值(此后可称为"寄存器值")的信号。另一方面，在放大器82-12 的输出为负时，极性确定电路1050不输出这种信号，而向控制逻辑电路 1020发送指示补偿完成的信号。
控制逻辑电路1020通过时钟电路1030来对寄存器1230执行减法运 算。更具体地说，当极性确定电路1050通过开关1210向寄存器1230输 出用于减小寄存器值的信号时，每次寄存器1230通过开关1220从时钟电 路1030接收到时钟脉沖时，控制逻辑电路1020将寄存器值减小例如1。 这样，更新了与寄存器值相对应的补偿角S，并且连续地减小寄存器值， 直到极性确定电路1050确定放大器82-12的输出为0或为负为止。在极 性确定电路1050确定放大器82-12的输出为0或为负之后，立刻向控制 逻辑电路1020发送指示补偿完成的信号。结果，控制逻辑电路1020关断 开关1210和1220，并停止对寄存器值的减小。
因此，相对于移相器21-1的输出的相位精确地##了移相器21-2的 输出的相位。对所有发射侧移相器中的每两个相邻的移相器执行该处理，
从而将移相器21-2、 21-3.....21-(n-l)和21-n中的每个移相器的输出
的相位相对于移相器21-1的输出的相位进行精确的校正。通过执行与上
面相似的处理，将接收侧移相器22-2、 22-3.....22-(n-l)和22-n中的
每个移相器的输出的相位相对于移相器22-1的输出的相位进行精确的校 正。
在此实施例中，不需要任何用于将放大器82-12的输出转换为数字值 的A/D转换器，并且极性确定电路1050可以被所有移相器共用。虽然对 称混频器不能被共用，但设置在对称混频器的输出侧的低通滤波器和放大 器可以被共用。另夕卜，此实施例中不需要图6中所示的结构所需要的校正 移相器25-2。因此，根据本实施例，不再需要2(n-l)个校正移相器21-2 到21-n和22-2到22-n。通过以上描述可以理解，可以4吏得用于补偿每个 移相器的偏移以产生高方向性发射波束和高方向性接收波束的数字信号 处理器1000尺寸紧凑。
12第二实施例
图4为示出根据本发明的第二实施例的数字信号处理器2000的结构 的框图。数字信号处理器2000与图1所示的数字信号处理器的不同之处 在于，其另外设置有使得能够调节例如VGA (视频图形阵列)的其他电 路的结构。作为其共有结构，数字信号处理器2000包括上电/复位电路 1010、控制逻辑电路1020、时钟电路1030和极性确定电路1050。数字信 号处理器2000还包括图2所示的校准电路1100的结构，校准电路1100 由共用的极性确定电路1050、开关1110和1120、寄存器1130和D/A转 换器1140组成。数字信号处理器2000还包括图3所示的相位校正电路 1200的结构，相位校正电路1200由共用的极性确定电路1050、开关1210 和1220、寄存器1230和后续电路1290组成。后续电路12卯由图3中所 示的加法器1250、计算部分1260和D/A转换器1271和1272组成。数字 信号处理器2000还包括与图3所示的相位校正电路1200的结构相似的结 构，该结构由共用的极性确定电路1050、开关1310和1320、寄存器1330 以及后续电路13卯组成。后续电路1390由VGA调节电路和D/A转换器 组成。如同第一实施例中描述的图1所示的数字信号处理器1000那样， 数字信号处理器2000可以补偿放大器82-12的偏移电压，以及每两个相 邻移相器之间的偏移相位。另外，数字信号处理器2000可以配置为通过 使用适当的电路通过将放大器82-12的输出设定为0来终止对VGA的调 节。
本发明适用于包括其经放大器放大的输出的偏移要被调节的两个或 更多个电路共用的极性确定电路，并且被配置为在各自放大器的输出变为 0时终止对相对应的电路的调节的任何数字信号处理器。
上面所说明的优选实施例是本申请的发明的示例，本申请的发明单独 地由所附权利要求书来描述。应该理解，可以按本领域技术人员能够想到 的方式对优选实施例进行修改。
1权利要求
1.一种用于校正模拟电路设备的内部电路的输出端处的DC输出的数字信号处理器，包括数字寄存器，其用于存储数字值；D/A转换器，其用于将存储在所述数字寄存器中的所述数字值转换为模拟电压并将所述转换后的模拟电压作为所述DC输出施加给所述输出端；极性确定电路，在所述内部电路中的不同于所述输出端的校正基准点处的模拟DC电压高于预定的阈值时所述极性确定电路输出第一信号，而在所述模拟DC电压低于或等于所述预定的阈值时所述极性确定电路输出第二信号；以及更新功能，其根据所述极性确定电路的输出来改变存储在所述数字寄存器中的所述数字值，所述更新功能被配置为在从所述极性确定电路输出所述第一信号和所述第二信号中的预定信号时单调地增大或减小所述数字值。
2. 根据权利要求l所述的数字信号处理器，其中所述内部电路包括 放大器，所述输出端为所l故大器的输入端，所述校正基准点为所皿大 器的输出端。
3. —种用于控制模拟电路设备的数字信号处理器，包括 第一数字寄存器，其用于存储据以控制所述模拟电路设备的第一数字值；第二数字寄存器，其用于存储第二数字值；加法器，其用于通过将所述第 一数字值与所述第二数字值相加来产生 校正命令值，并向所g拟电5^i殳备输出所述校正命4Ki;极性确定电路，在所述模拟电路设备中的校正基准点处的模拟DC电 压高于预定的阈值时所述极性确定电路输出第一信号，而在所i^拟电压低于或等于所述预定的阈值时输出第二信号；以及更新功能，其根据所述极性确定电路的输出来改变存储在所述第二数 字寄存器中的所述第二数字值，所述更新功能被配置为在从所述极性确定电路输出所述第 一信号和所述第二信号中的预定信号时单调地增大或减小所述第二数字值。
4. 根据权利要求3所述的数字信号处理器，其中所述校正命令值为 用于控制包括在所i^漠拟电路设备中的高频移相器的输出的相位的数据， 所述校正基准点为所述高频移相器的输出端以及被输入所述高频移相器 的所述输出和基准高频波的混频器的输出端中的一个。
5. —种相控阵雷达，其包括天线的阵列，每个所述天线包括用于产 生发射波束和接收波束的移相器，并且对所述天线中的每个天线设置权利 要求1中所述的数字信号处理器，根据所述DC输出来控制所述移相器的 相位以校正所述天线中的每两个相邻天线的所述移相器之间的偏移相位。
6. —种相控阵雷达，其包括天线的阵列，所述天线分别包括用于产 生发射波束和接收波束的移相器，并且对所述天线中的每个天线设置权利 要求3中所述的所述数字信号处理器，根据所述校正命令值来控制所述移 相器的相位以校正所述天线中的每两个相邻天线的所述移相器之间的偏 移相位。
全文摘要
本发明涉及一种数字信号处理器。所述数字信号处理器用于校正模拟电路设备的内部电路的输出端处的DC输出。该数字信号处理器包括数字寄存器，其用于存储数字值；D/A转换器，其用于将存储在数字寄存器中的数字值转换为模拟电压，并将转换后的模拟电压作为DC输出施加给输出端；极性确定电路，在内部电路中的不同于输出端的校正基准点处的模拟DC电压高于预定的阈值时该极性确定电路输出第一信号，否则输出第二信号；以及更新功能，其被配置为在从极性确定电路输出第一信号和第二信号中的预定信号时单调地增大或减小存储在数字寄存器中的数字值。
文档编号G01S13/00GK101661103SQ200910166340
公开日2010年3月3日 申请日期2009年8月24日 优先权日2008年8月26日
发明者三宅康之, 宇田尚典 申请人:株式会社电装