集成半导体电路裸片、集成半导体电路器件和集成半导体电路系统的制作方法
【专利摘要】本公开涉及集成半导体电路裸片、器件和系统。该集成半导体裸片包括半导体衬底；多个逻辑单元，具有形成于半导体衬底内的多个晶体管，每个逻辑单元都占用半导体衬底上的选定区域；多条互连线路，将第一逻辑单元电连接至第二逻辑单元；缓冲器电路，电连接至多条互连线路中的从第一逻辑单元延伸至第二逻辑单元的第一互连线路，将正从第一逻辑单元被传输至第二逻辑单元的具有数据值的低功率信号作为输入并且输出具有相同的数据值但是具有高于输入信号的功率的高功率信号，缓冲器电路位于与多个逻辑单元中的第三逻辑单元相同的区域内但不是第三逻辑单元的工作部分；以及从第一互连线路延伸至缓冲器电路的多个导电过孔和触点。
【专利说明】
集成半导体电路裸片、集成半导体电路器件和集成半导体电 路系统
技术领域
[0001] 本披露设及集成电路(1C)忍片架构和布局领域，并且更具体地设及对互连线路和 总线线路的高效布线。
【背景技术】
[0002] 图1是多核计算机架构的一个示例的框图，其中，许多总线在常规的集成电路裸片 10的多个分割区段之间承载数据。具体地，集成电路裸片10是包含具有晶体管的多个微电 子部件W及形成在半导体衬底中的互连配线的片上系统（S0C)。运些微电子部件通常包括 一个或多个微处理器14W及支持运些微处理器14的操作的多个支持部件12。例如，运些微 处理器14可W包括中央处理单元(CPU)、图形处理器、数字信号处理器(DSP)、微控制器等。 运些支持部件12可W包括集成电路裸片10上的许多类型的操作单元(包括存储器，其可W 是RAM、R0M、EPR0M、闪存、缓存等）中的任何一种。运些支持部件12还可W包括存储器交换接 口、移位寄存器、加速器逻辑块、外围电路、算术逻辑单元(ALU)、显示器驱动器、电源、电压 调节器、时钟电路、定时器W及集成电路裸片10适当地操作所需要的任何数量的存储器阵 列或逻辑单元。S0C集成电路裸片可W用于建立例如多媒体内容接收器(如，线缆或卫星TV 机顶盒;线缆和互联网调制解调器;无线路由器;膝上计算机;平板计算机;智能电话或其他 电子硬件项）。
[0003] 随着多核忍片架构的激增，对将所有运些不同的支持部件12和微处理器14相互互 连在一起的许多配线层的需求大大激增。相应地，目前在集成电路裸片10上需要大量的总 线16连同总线桥电路18W便适当地将所有的部件相互连接并确保适当的忍片操作。
[0004] 互连线路(通常被称为总线16)提供了在运些各种支持部件12与微处理器14之间 的连接。此外，总线桥电路18将总线相互联接。在集成电路裸片10上的任何部件都可W被禪 接至该部件进行适当操作而需要的连接所针对的任何其他部件。
[000引图2A展示了集成电路裸片10的现有示例性布局，该集成电路裸片是具有大约100- 120mm2的裸片大小的片上系统（S0C)。在图2A中，与图1中所示出的结构类似的结构W相同 的参考标号进行标记。图2A清楚地示出了集成电路裸片10的互连，该集成电路裸片具有通 常属于如图1中所示出的类型的多核微处理器架构。具体来说，图2A中所示出的布局指示了 多个微处理器14、支持部件12(包括存储器单元、多个ALU、DSP、总线桥电路W及其他支持部 件12)相对于总线16的位置。针对运些各种部件的电路设计被组合在一起并组织为分离的 单元或设计分区15并且被安排在集成电路裸片10上的方便位置处。设计分区15可W或可W 不与运些各种微电子部件的物理边界相对齐。具体来说，图2A中所示出的忍片设计包括可 W被认为是在每一个设计分区15内的分组的多个支持部件12W及微处理器14。
[0006] 在图2A中，多个总线16使用多个沟道17来将运些各个部件相互连接。运些沟道17 是在忍片上位于设计分区15之间的被特地留出W容纳运些总线16来在不同的部件之间路 由信号和数据的开放空间区域。运些沟道17是在任何分区15之外为运些总线16内的多个电 互连所预留出的选定面积，运些电互连提供用于对运些不同部件进行连接的接线的主通信 干线。根据现有的架构，提供了穿过集成电路裸片10的各个部分而布线的多个沟道17,该多 个沟道在图2A中可W被看作是沿着忍片的表面延伸W连接运些各个部件的多条电接线。 [0007]常规的忍片设计通常要求在多个主分区15与多个部件12之间的全部互连线路和 总线16都在运些沟道17内延伸，从而抑制噪声并且提供对时钟信号的适当维护。具体地， 在运些沟道17之下的娃衬底内提供多个放大器、中继站和时钟缓冲器电路W便维持一致的 时钟信号并且在运些一致的时钟信号行进至集成电路裸片10内的不同部件时W适当的强 度将它们提供给运些不同的部件。
[000引在面积为100-120mm2的S0C裸片上，运些沟道17中的一些沟道可W宽达100-150皿 W容纳几千条互连接线，其将W其他方式成为有用的忍片资产。运些沟道17可W占用5-8% 的范围内的裸片表面积，通常占用平均大约6%的忍片面积。此外，在运些沟道17内铺设互 连线路和总线16的要求使运些线路明显比如果直接连接可能的话W其他方式所需要的线 路长。运减慢了忍片操作、要求附加的时钟缓冲器电路并且引入了延迟。例如，时钟延迟和 信号传播延迟可能会发生，运些延迟干扰了高效的忍片操作并且必须通过附加电路来适 应。
【发明内容】
[0009] 本公开的实施例针对上述的诸如延迟干扰之类的技术问题提供改进的技术方案。
[0010] 根据本公开的第一方面，提供一种集成半导体电路裸片，包括:半导体衬底；多个 逻辑单元，所述多个逻辑单元具有形成于所述半导体衬底内的多个晶体管，所述多个逻辑 单元中的每个逻辑单元都占用所述半导体衬底上的选定区域;多条互连线路，所述多条互 连线路将所述多个逻辑单元中的第一逻辑单元电连接至第二逻辑单元;缓冲器电路，所述 缓冲器电路电连接至所述多条互连线路中的从所述第一逻辑单元延伸至所述第二逻辑单 元的第一互连线路，所述缓冲器电路将正从所述第一逻辑单元被传输至所述第二逻辑单元 的具有数据值的低功率信号作为输入并且输出具有相同的数据值但是具有高于所述输入 信号的功率的高功率信号，所述缓冲器电路位于与所述多个逻辑单元中的第Ξ逻辑单元相 同的区域内但不是所述第Ξ逻辑单元的工作部分；W及从所述第一互连线路延伸至所述缓 冲器电路的多个导电过孔和触点。
[0011] 可选地，所述第一逻辑单元是微处理器并且所述第二逻辑单元是用于所述微处理 器的支持部件。
[0012] 可选地，至少存在两个不同的逻辑单元，多个第一逻辑单元位于所述裸片上在所 述第一逻辑单元与所述第二逻辑单元之间。
[0013] 根据本公开的第二方面，提供一种集成半导体电路器件，包括:半导体衬底；多个 集成电路部件，所述多个集成电路部件具有形成于所述半导体衬底内的多个晶体管，所述 部件中的每一个部件都占用所述半导体衬底的表面上的总忍片面积的选定区域;多条互连 线路，所述多条互连线路提供所述多个集成电路部件之间的连接，所述互连线路基本上被 包含在对应的集成电路部件的一个或多个顶部金属化层内并且相互抵靠，从而使得没有将 所述总忍片表面积的实质部分专用于所述互连线路；W及将所述集成电路部件禪接至所述 互连线路的多个互连过孔和触点。
[0014] 可选地，所述器件是片上系统。
[0015] 可选地，所述集成电路部件包括W下各项中的一项或多项：微处理器、图形处理 器、数字信号处理器、存储器阵列、总线桥或外围逻辑块。
[0016] 可选地，进一步包括被禪接至所述互连线路的多个缓冲器电路，每个缓冲器电路 将从第一集成电路部件传输至第二集成电路部件的具有数据值的低强度信号作为输入，所 述缓冲器电路输出具有基本上相同的数据值的高强度信号，所述缓冲器电路位于所述选定 区域中的一个选定区域内。
[0017] 可选地，进一步包括被禪接至所述互连线路的多个时钟缓冲器电路，每个时钟缓 冲器电路将具有输入电压电平的数字时钟信号作为输入并且输出具有基本上等于所述输 入电压电平的输出电压电平的延迟时钟信号，所述时钟缓冲器电路位于所述选定区域中的 一个选定区域内。
[0018] 根据本公开的第Ξ方面，提供一种集成半导体电路系统，包括：微处理器；W及被 通信地禪接至所述微处理器的非瞬态计算机可读存储器，所述存储器具有存储于其上的多 条指令，所述指令使所述微处理器:根据分割规则集将集成电路忍片分割为多个设计单元 分区；并且根据互连设计规则集对被布置在多个分区之间的沟道化互连层进行重新配置W 形成包含在所述分区内的完全抵靠的互连层。
[0019] 通过使用根据本公开的实施例，可W至少部分地实现诸如减小延迟干扰之类的相 应的技术效果。
【附图说明】
[0020] 图1是片上系统（S0C)集成电路裸片和多条总线互连线路的一个示例的示意性框 图。
[0021] 图2A是常规的S0C布局的俯视图，该布局包括多条沟道W承载运些各条互连线路。
[0022] 图2B是根据在此所描述的一个实施例的S0C布局的俯视图，在该布局中，分区通过 抵靠的互连而直接互相禪接在一起，而不需要使用单独沟道。
[0023] 图2C示出了图2A中的一部分的放大视图。
[0024] 图2D示出了图2B中的一部分的放大视图。
[0025] 图3是根据在此所描述的一个实施例的集成电路裸片的横截面视图，在该集成电 路裸片中，相邻的分区包括在忍片的顶部表面下面的金属化层内的多条抵靠的互连线路。
[0026] 图4是根据如在此所描述的实施例的被划分为六个设计单元分区的集成电路架构 的示意性俯视图。
[0027] 图5是根据现有技术的用于包括多条沟道的电路的电路设计过程的流程图。
[0028] 图6是根据如在此所披露的那些步骤的无沟道电路设计过程的流程图。
[0029] 图7A至图7B展示了根据如在此所描述的实施例的对分区进行重新结构化的过程。
[0030] 图8A至图8B展示了根据如在此所描述的一个实施例的将多个多扇出连接重新配 置为多个一对一连接的过程。
[0031] 图9至图10展示了根据如在此所描述的实施例的馈通插入的过程。
[0032] 图11展示了如在自动化验证过程期间所检测到的对馈通插入规则的违背。
[0033] 图12展示了如在自动化验证过程期间所检测到的对多扇出规则的违背。
[0034] 图13展示了根据本披露的实施例的自动化时钟平衡过程。
【具体实施方式】
[0035] 图2B展示了根据一个实施例的无沟道集成电路架构40。无沟道集成电路架构40在 半导体衬底上被形成为具有多核架构的裸片，该多核架构包括未被布线在多条沟道内的许 多总线线路。具体地，图2B的无沟道集成电路架构40通常包括被直接布线于部件12之间的 多条总线16,而不需要使用占用忍片的顶部表面上的空间的专用沟道。无沟道集成电路架 构40包括如之前关于图1所描述的多个集成电路部件。运些部件12中的每一个部件都被放 置在半导体衬底的表面上的总忍片面积的选定区域或分区15内。运些部件12通过多条局部 线路相互连接，运些局部线路被布线在忍片的顶部表面下方并且直接相互抵靠在如在图2B 的放大视图中所示出的结点42处。在所示出的示例中，分区15a被连接至分区15b和15c。具 体地，15a通过分别标记为16a和16b的两条总线连接至15c。分区15a通过总线16c被禪接至 分区15b。分区15d通过互连总线16d被禪接至外围区域15e。可见，运些总线16直接从一个分 区15延伸至另一个分区，穿过多个居间分区。运些互连总线线路可W全部或者基本上都在 位于衬底表面的下方或接近衬底表面的层内。另外或替代性地，运些互连总线线路可W通 过形成于集成电路裸片40中的多个互连过孔和触点而被竖直地布线至下面的层。裸片表面 上的外露配线被限制于围绕无沟道集成电路忍片40的边缘的外围面积。因此，没有将总忍 片面积的实质部分专用于运些总线16。
[0036] 当总线16较长时(如16a)，出现的一个问题是:随着信号从在裸片的一侧上的分区 15a传递至位于裸片的另一侧上的分区15c，信号的强度下降。因为总线信号所传播的距离 W及所期望的低电压和低电流，在分区15a与分区15c之间行进的信号必须在运两个分区之 间的各个中间位置处被增强或W其他方式被刷新，W便确保信号不会因为噪声、线路损耗 或其他传输问题而被降级或完全丢失。相应地，沿总线16a提供了多个缓冲器电路，W便在 信号在运些互连线路上从分区15a被承载至分区15c时对信号进行刷新和加强。缓冲器电路 是在信号沿着信号线路传递时对信号进行加强和刷新的任何电路。缓冲器电路可W是多种 可接受的电路(包括放大器、中继器电路、中继电路）中的任一种，或者是接受弱信号作为输 入、通过对电压和/或电流进行提升来加强该信号并且然后将信号放回到传输线路上(该信 号已经被恢复至其原始电压电平和电流电平，从而使得其可W继续朝向其目的地行进而不 引起净损耗)的多种已知电路中的任一种。
[0037] 根据在此所披露的实施例的原理，信号强度指的是传播该信号所使用的功率。至 少有两种方式来增大强度、增大信号的电流和/或增大信号的电压。随着信号从第一位置被 传输至第二位置，电流可能由于沿着路径的寄生元件而减小，运些寄生元件在传输线路上 放置节点并且从传输线路中放掉少量电流。电压可能随着信号从第一位置被传输至第二位 置而减小。即，由于传输线路中的电阻，在信号沿着该线路传输期间，电压可能会有减小。作 为一个示例，假设其中数字1具有值为3伏特并且数字0具有值为0伏特的电路。在运种系统 中，无法确切地确定信号在1.5V处的数字值。进一步地，如果该信号具有在1.3V与1.7V之间 的值，一些电路可能在适当地将该信号识别为1或0的过程中出错。
[0038] 如果将具有值为1的数字信号放置在具有值为3伏特的传输线路16上，随着该信 号沿着该线路行进，电压可能会降到2.8伏特，然后在沿着线路的更远的点处，其可能为 2.5V或2.3V。虽然在2.3伏特的值处其仍将被认为是逻辑1，如果其降得更远，其可能会达到 某个值，在该值中其可能会被一些电路解释为数字0。令人期望的是，确保电压不会减小(或 增大）足够多而使得其值可能被认为已经从其原始值发生变化。相应地，缓冲器电路将在 2.3V上的信号作为输入而接收并且将信号输出在满3V上，或者作为.7伏特并且将其输出为 0伏特。其还可W增大信号中的电流或者增大电压和电流两者。在一些实例中，运些缓冲器 电路可W包括纠错电路、噪声消除电路W及其他电路，W便确保由在分区15a内的部件发送 的原始信号被适当地刷新并继续沿着线路朝向其目的地分区15c而被传输。取决于所使用 的电路类型，缓冲器电路可W设及几打晶体管W便提供适当的放大和缓冲，或者在一些实 例中，可W包括几百个或几千个晶体管。例如，单个分区15可W包括四百万个到八百万个范 围内的晶体管。通过提供从总线16a向下到运些缓冲器电路所位于的娃衬底的多个连接过 孔、触点和互连线路来将运些缓冲器电路放置在沿着传输总线线路16a的必要位置处。在分 区15f之外分配非常小的空间W便提供用于总线线路16a的那些缓冲器电路。即，在总线线 路16a正下方的少量面积被留出并且不被分区15f使用。此较小的面积(如之前所述，其可能 包含几打晶体管，或者在一些情况下，几百个晶体管)提供了专用于对在总线线路16a上从 分区15a行进至分区15c的信号进行缓冲的缓冲器电路。因此，其没有被其所位于的分区使 用，而是被留出W用作用于穿过该分区的各条总线线路的缓冲站。
[0039] 图3示出了根据一个实施例的在无沟道集成电路架构40的分区15d与外围区域15e 之间的示例性结点42的横截面图。通常，无沟道集成电路架构40可W具有在八个到十五个 范围内的金属层，其中，经常使用的是九个到十二个金属层电路。用于总线16a的互连线路 将通常被承载在恰好位于裸片表面下方的那些上部金属层中，例如，在具有十二个金属层 的无沟道集成电路架构40中的金属层9-12。在具有十个金属层的无沟道集成电路架构40 中，用于总线16a的那些互连线路通常被承载在层7-10中。图3示出了在顶部金属层44中的 在分区15d与外围区域15e之间的结点42处互相抵靠的多个示例性互连。不需要运些抵靠的 互连在顶部金属层44中，然而，使用在无沟道集成电路架构40中用于总线16的最上部金属 层44可能会更加方便和高效。
[0040] 多个缓冲器电路形成于无沟道集成电路架构40的晶体管层46中。因此，从运些互 连线路和上部金属层提供多个过孔48和多个触点50, W便向下延伸至娃衬底、向缓冲器电 路提供输入信号并且然后从该缓冲器电路接收经刷新的输出，该输出然后被放回到在顶部 金属层内的那些互连线路上并且继续沿着总线16a传递。一方面，运可W被认为是"穿通"在 顶部金属层44与衬底之间的那些绝缘层并且然后为了向缓冲器电路进行分配而征用非常 小的占用面积，通常占用用于与在具体分区15或部件12内的其余电路电隔离的缓冲器电路 的空间的100-200平方纳米。
[0041] 图4是根据一个实施例的无沟道集成电路架构40的分区布局的示意性示例。在图4 的示例中，示出了被标记为分区1-6的六个分区15。运些分区1-6中的每个分区都包含一个 或多个支持部件12和微处理器14,与图1中所示出的那些相对应。如在图4中可W看出的，运 些分区1-6被成形为互相互补，从而使得它们直接互相抵靠，而在裸片的顶层上的分区之间 不存在空间。具体地，建立多条规则W便创建一种集成电路架构，该集成电路架构不具有沟 道或者在一些实例中具有非常少的沟道。第一条规则是:运些分区是包括一切的单元，意味 着所有必要的接触焊盘、模拟单元、时钟源等都位于具体分区之内。第二条规则是：用针对 那些互连接线的特定规则在顶部金属层44上仅创建两个引脚网，运两个引脚网穿通分区1- 6W连接至位于娃衬底内的那些缓冲器电路。例如，运些引脚网是指特定金属层(如金属层8 和9)。只有运两个金属层被准许具有多个过孔和多个触点，运些过孔和触点电连接至缓冲 器电路并且电连接至传输线路所穿过的但是并不发起或接收信号的那些分区。如在对图4 的观察中可W看出的，在非常顶层上没有接线或块。进一步地，形成所有的分区，其中，完全 互补的边界直接并且完全地互相抵靠。
[0042] 为清晰起见，图4中仅示出Ξ条总线16:16x、16y和16z。总线16x将分区6连接至分 区3;总线16y将分区3连接至分区5;并且总线16z将分区6连接至分区1。正如可W认识到的， 标准的无沟道集成电路架构40将具有数百个互连，在此仅由Ξ条运样的总线16来表示。
[0043] 更详细地观察图4,可W看出，互连线路16z从在忍片的下侧上的分区6跨分区4和 分区2延伸到达分区1。互连线路16z被选择为用于提供在必须被连接至位于分区1内的电路 的位于分区6内的电路之间的最短可能路径，而无需考虑总线16z所穿过的那些居间分区。 另外，选择信号路由，而无需考虑总线线路16z将要穿过的电路的类型。因此，总线16z可W 穿过例如多个存储器电路，因为形成总线16z的那些中间互连线路位于远高于在运些单独 的分区内部的操作电路中的任何操作电路的那些上部金属层上(例如，金属层7-10)。相应 地，运些上部金属层可W被分配为用于总线线路16将运些各个分区互相互连。
[0044] 在一个实施例中，集成电路裸片可W被认为具有在不同类型的忍片上的大量逻辑 单元。广泛地说，微处理器14和支持部件12两者各自均可W被认为是逻辑单元。运两个部件 都包含多个电路，运些电路执行多个逻辑功能并且由晶体管逻辑组成并且执行多个逻辑操 作。运些逻辑单元12和14中的每个逻辑单元都被放置在分区15内并且通过直接抵靠的多条 局部互连线路或通过如图4中所示出的多条总线16连接至其他逻辑单元(无论是12、14还是 另一种类型的逻辑单元）。在所示出的示例中，一个分区15被连接至其他分区15,每个分区 通常都包括两种类型的逻辑单元，微处理器部件14和支持部件12。具体地，沿着标记为16y 的两条互连线路，分区编号5的那些逻辑单元被连接至分区3。在互连线路16x上，分区编号6 的那些逻辑单元被禪接至的分区编号3的逻辑单元12。可见，运些互连线路16直接从一个 分区延伸至另一个分区，在其他分区下方穿过。如之前所讨论的，当信号必须穿过在相对侧 之间的整个忍片时，随着信号离开第一分区，其可能不具有足W到达目的地分区的强度。在 现有技术中，通过具有包含多个缓冲器电路的的多个专用沟道来适应运种情况W便在信号 沿着运些沟道被承载时对运些信号进行刷新和缓冲。运些沟道在运些分区中的任何一个分 区的外部并且是包含运些缓冲器电路的专用沟道区域。根据在此所披露的实施例，规定分 配在线路16Z所穿过的分区的中屯、附近被留出的非常小的区域(例如，几百平方纳米的忍片 资产）W便提供用于从分区6传递至分区1的信号的多个缓冲器电路，而不是提供专用于多 个缓冲器电路并且运些互连总线16中的每一个互连总线所穿过的分离沟道。具体地，分区4 将具有大致定位在线路16z正下方、在其中屯、处的一个缓冲器电路W便对在分区6与分区1 之间行进的信号进行刷新和加强。分区2也将在线路16Z正下方包含一个或两个缓冲器电 路，该一个或两个缓冲器电路作为专用空间被留出、被分配在该分区内并且不用于该分区 的主要功能。例如，分区2可W包括具有各种微处理器功能的CPU或者专用于构成分区2的多 个支持部件12的多个电路，其中，运些部件12包括R0M、RAM、专用寄存器W及对微处理器而 言常用的其他电路。为传输线路16Z服务的运些缓冲器电路不是此部件12的一部分，而是建 立于仅用于传输线路16z的缓冲器电路的所留出的专用面积。运不需要娃衬底中的某个较 小数量的资产，然而，运是显著小于如在图2中所示出的用于现有技术的那些宽沟道12所需 的资产。具体地，总线线路16Z没有延伸穿过专用区域。相反，几乎整个路径直接穿过在分区 4和分区2中并且构成那个分区的那些功能电路的多个有用电路。仅在沿其路径的一个或两 个位置处存在位于互连路径正下方的缓冲器电路，该缓冲器电路接收信号、对其进行刷新 并且将其放回到传输线路16上。
[004引图4中所示出的传输线路的其他示例包括将分区6连接至分区3的总线线路16xW 及将分区3连接至分区5的总线线路16y。
[0046]当互连线路16较长时（如16z)，问题之一是：随着信号从在裸片的一侧上的分区6 传递至在裸片的另一侧上的分区1，信号的强度下降。因为需要传播的距离W及所期望使用 的低电压和低电流，在逻辑单元之间行进的信号必须在运两个分区之间的各个位置处被增 强或W其他方式被刷新，W便确保信号不会因为噪声、线路损耗或其他传输问题而丢失。相 应地，沿信号线路16Z提供了多个缓冲器电路，W便在信号在运些互连线路上从分区编号6 被承载至分区编号1时对信号进行刷新和加强。缓冲器电路是在信号沿着信号线路传递时 对信号进行加强和刷新的任何电路。所使用的缓冲器电路可W是目前现有技术中已知的许 多种缓冲器电路中的任何一种。在现有技术中已知的缓冲器电路之间是一对CMOS反相器， 该对CMOS反相器接收略微小于全数字式反相器的输入并且在全数字式反相器处输出信号。 其他缓冲器电路包括与口、与非口、或口和或非口的多种组合。已知多种可W发源电流和吸 收电流的缓冲器电路，包括具有或者M0S晶体管和双极型晶体管或者其组合的那些缓冲器 电路。缓冲器电路可W是多种可接受的电路(包括放大器、中继器电路、中继电路）中的任一 种，或者是在其输入端接收弱信号、通过提供增大的电压或电流或两者来加强该信号并且 然后将信号放回到传输线路上(该信号已经被恢复至较高的电压电平和/或电流电平W及 在一些情况下其原始的电压电平和/或电流电平，从而使得其可W继续朝向其目的地行进 而没有损耗)的多种已知电路中的任一种。在一些实例中，运些缓冲器电路可W包括纠错电 路、噪声消除电路W及其他电路，W便确保由第一分区电路15发送的原始信号被适当地刷 新并继续沿着线路朝向其目的地分区电路15而被传输。取决于所使用的电路类型，缓冲器 电路可W设及几打晶体管W便提供适当的放大和缓冲，或者在一些实例中可W包括几百个 或几千个晶体管。例如，单个分区15可W包括四百万个到八百万个范围内的晶体管。通过提 供从线路16Z向下到运些缓冲器电路所位于的娃衬底的连接过孔、触点和互连线路来将运 些缓冲器电路放置在沿着传输线路16Z的必要位置处。在该线路所穿过的分区15之外分配 非常小的空间W便提供用于线路16的那些缓冲器电路。即，在线路16正下方的少量面积被 留出并且不在分区15内部的几个位置处被那个分区使用。此较小的面积(如之前所述，其可 能包含几打晶体管，或者在一些情况下几百个晶体管)提供了专用于对在线路16上从分区 编号6行进至分区编号1的信号进行缓冲的缓冲器电路。因此，此面积没有在分区编号4和3 内部的具体位置处被使用，而是被留出W用作用于穿过该分区的总线线路的缓冲站。通常， 较长线路(如16z)可能具有3到5个缓冲器站电路。因此，在分区6与分区1之间的3个(或者可 能5个)不同位置处，多个过孔和多个触点向下连接至衬底从而使得它们可W到达位于分区 编号4和分区编号2内的缓冲器电路。一些线路16可能仅需要单个缓冲器电路并且一些可能 不需要。缓冲器电路逻辑仅占用其所位于的地方较小的空间，运将意味着在每个分区内仅 留出在该分区内保持该缓冲器电路的较小的面积。进一步地，运些缓冲器电路仅位于需要 它们的地方并且没有沿着每条线路16的整个长度。
[0047] 图5示出了在目前集成电路设计公司通常用来组织和按顺序排列任务的类型的现 有设计过程70中的一系列步骤。
[0048] 在72处，首先设计了有待用于常规的集成电路裸片10中的单独的处理器14和支持 部件12。如先前所解释的，每个集成电路忍片包含大量的部件12,并且每个部件足够复杂从 而使得单个设计工程师团队被选择为将每个部件作为分离的设计单元来设计。从而，电源 设计单元可W具有五到六位设计者的团队，CPU可W具有十二位设计者的团队，运些各个存 储器在设计团队上也可W具有六人与十五人之间。在每个设计单元完成之后，对其进行检 查和测试W确保在步骤72结束时其准备好组装到针对无沟道集成电路架构40的最终顶层 设计中。
[0049] 在74处，将运些设计单元组织到多个分区15中。在一些实施例中，一个W上的设 计单元可W位于单个分区内。例如，通常微处理器14的所有部分都将在还可W包括各种类 型的存储器(如R〇M、RAM、EEPROM等）的单个分区内。
[0050] 在76处，对指定用于每个分区15的边界的顶部平面图进行布设。然后，运些边界定 义运些各个沟道17在分区15之间的被允许的位置，运些沟道将在运些设计单元之间对互连 线路进行布线。然后，对总线架构进行布设，如在图2A中所示出的那样创建那些沟道17W将 运些各个分区15互相连接。
[0051] 在78处，在完成顶部平面图之后，W尽可能紧凑和高效的方式来组织对应于分区 15的每个设计分区单元(PU)，并且决定多个连接引脚的位置。运些分区单元布局被相互平 行地生成。
[0052] 在80处，通过执行放置并旋转(P&R)操作来在裸片上安排运些设计分区单元。
[0053] 在82处，与步骤78和80相平行地，设计那些上部金属层，W便根据沟道设计来互连 所有的分区15。
[0054] 在84处，设计根据顶层设计来继续进行对运些上部金属层的放置和旋转，连同那 些时钟W及在运些各个分区之间的时序。时钟树同步(CTS)操作利用时钟树缓冲器来将多 个时钟信号禪接至多个同步元件。该时钟树缓冲器对时序中的损耗进行补偿，并且运允许 将时钟信号连接至多个部件。
[0055] 在86处，执行静态时序分析(STA)W计算沿着具体通信路径需要多少缓冲器并且 确认物理设计布局满足将确保适当的电路时序的多个预先确定的目标。
[0056] 在88处，完成全忍片设计。
[0057] 运些是在现有技术中已知的当前设计过程的步骤。
[0058] 图6示出了在一种用于组织任务W通过修改基于沟道的集成电路架构10来创建无 沟道集成电路架构40的设计方法90的一系列步骤。图6展示了用于一种忍片的那些设计步 骤，在该忍片中，互连线路直接在各个部件和分区之间延伸而不需要使用所设计的沟道W 承载总线互连结构。设计方法90用于确保在集成电路裸片40的顶层不存在配线。设计方法 90可W用于创建新的忍片设计或适配现有的基于沟道的忍片设计W创建无沟道设计。
[0059] 步骤72和74通常与在常规设计中是相同的，其中，在72处用于多个单独部件12的 设计单元被平行地形成，并且然后在步骤74处运些设计单元被组织为目标分区。然而，在74 处用于安排分区的规则通常对无沟道设计和对基于沟道的设计来说是不同的。从而，在74 处，对无沟道设计进行重新结构化来安排运些分区W便包括更多或更少的设计单元。
[0060] 通过将运些分区设计为包括一切的并且通过基于分区的通信需求来将它们互相 邻近地放置，可W使总体忍片设计更高效，因为互连线路被缩短或被消除。例如，可W根据 在图7B中所示出的包括标记为15-1至15-4的多个分区15的无沟道布局75来进一步对图7A 中所示出的对设计单元的常规安排73进行重新安排。例如，可能有总共100个设计单元被安 排到六个分区15中。在无沟道布局75中，推荐将集成电路忍片40的所有电路(如，数字部件 12a、模拟部件12b、I/0部件12c、接口单元、存储器、电源电路等)都分组为顶层分区集，从而 使得单独的设计单元并不保持在顶层设计中的多个分区之外。具体地，运些分区15被设计 为包括一切的单元。在具体分区15内支持核微处理器14将需要的所有焊盘、模拟单元、时钟 源和其他支持部件都包含在那个包括一切的分区内。分区15(在图7B中被示出为15-U15- 2、15-3和15-4)被组织为使得那些顶部单元的边界被拉伸为互相互补，而在沟道内不需要 任何附加的配线。在忍片的顶层上的相邻分区之间不允许有空间。尽可能地，频繁地交换信 号的相邻单元互相抵靠，例如，主存储器分区（如SRAM或DRAM)将直接抵靠相关联的CPU分 区，运最大限度地利用了那个存储器。输入/输出电路将在忍片的边缘处并且直接抵靠频繁 地访问输入和输出信号的CPU。运些分区可任何期望的物理形式被成形、组织并拉伸为 互相抵靠，其示例之前已经在图4中示出。
[0061] 然后，每个分区15-1至15-4都被设计为具有在至少一个或可能两个上部金属层内 可用的开放连接，其中在单独分区P1-P4的第一个设计中留出用于可用的互连接线的空间。 优选地，在顶部Ξ个或四个金属层之下的所有金属层都被包含在分区自身内。运些上部金 属层中的两个(如，层9和层10)或在具有较少金属层的忍片内的层7和层8具有可用的并且 被预留W供形成总线16的网状互连结构使用的空间。此外，在步骤74期间，执行对将要提供 互连接线的那些顶层网的初始布局，运些互连接线将把一个分区连接到另一个分区。
[0062] 在92处，在对运些分区进行一般布设之后，执行多扇出固定过程。将要在分区P1- P4之间承载信号的每个单独电路连接在信号的发起或终止处开始并且直接延伸到用于有 待被交换的信号的终止或发起的分区，而不是使运些互连线路中的许多互连线路分组到一 起并作为单个总线跨集成电路裸片40从一个位置传递到另一个位置。在现有技术设计中， 通常将所有的互连线路收集到公共面积内，所W它们跨裸片占用较宽广的占用面积并且作 为从一个分区到另一个分区或者围绕如图2A中所示出的集成电路裸片的外周的沟道而被 承载。然而，根据无沟道设计，优选仅有几条互连线路一起从一个分区延伸至另一个分区。 如果一个分区通过来自该分区的不同部分的两条分离的互连线路而连接至另一个分区，那 么使用多条分离的路径并且运些不需要被结合在一起。
[0063] 在多扇出固定步骤92中，消除基于沟道的集成电路裸片10中所使用的多个连接扇 出，如在图8A至图8B中所展示的。图8A示出了分区A与分区B之间的通常用于基于沟道的设 计中的一对四扇出连接。该一对四连接包括扇出至多个输入引脚93a、93b、93c、93d的输出 引脚93,每个输入引脚禪接至分区B中的不同部件12。可W通过将该一对四扇出重新指派为 四个一对一连接95a、95b、95c和95d来在无沟道设计中对运种连接进行重新配置，如在图8B 中所示出的。可W由计算机通过对多扇出连接进行标识并指定不允许运种连接的规则来 自动执行该重新配置。
[0064] 在94处，执行馈通插入过程，在该过程中，将用于在分区之间的那些单独互连线路 的优选布线确定并记录为馈通规范。在运个步骤，将W其他方式沿忍片的顶部表面被布线 至的最近的沟道的多个连接而是穿过一系列分区15、通过在忍片的顶部表面下方的多条金 属线路被布线至目的地。如在图3中所示出的，在邻近分区内的那些金属线路互相抵靠。令 人期望地，用来自顶层物理设计师、忍片架构师和总线设计师的输入来开发该馈通规范，W 做出关于哪些分区将适于进行馈通的最佳决策。在做出馈通决策中有待考虑的变量包括引 脚密度、平面图等。
[0065] 图9和图10示出了网状拓扑94A和94B，用于在无沟道平面图布局之后在步骤94所 进行的针对非相邻分区连接的馈通的示例。图9示出了第一示例性网状拓扑94A，其中，两个 双向馈通102和104被插入到四个不同分区15之间，如下：CPU分区、DQAM分区、D3分区和ΕΤΗ 分区。CPU分区是可能需要围绕其布线连接的非柔性分区的示例，而其他类型的分区在容纳 馈通时更柔性。馈通102通过穿过分区D3来将CPU分区连接至ΕΤΗ分区。馈通104也通过穿过 分区D3来将CPU分区连接至DQAM分区。馈通102和104两者均提供连接路径，在运些连接路径 中，信号可W在任何方向上行进，由双箭头所指示。可W在馈通表(如表1)中指定运些馈通。 馈通表是促进通过计算机代码自动地生成馈通的规则表。值得注意的是，相邻分区不需要 馈通。位于相邻分区内的总线线路的引脚互相抵靠而不需要馈通。表1可W进一步被指定为 用于处理脚本的列表。
巧066] 表1:馈通表列出了用于无需使用沟道而连接分区的规则
[0067]
[006 引
[0069] 图10示出了第二示例网状拓扑94B，其中，五个馈通106、108、110、112和114被插入 到五个不同的分区15(标记为A、B、C、D和E)之间。馈通代码将创建穿过每个分区的路径W实 现表1I中所示出的规则:双向馈通106通过穿过分区C将分区A连接至分区E。单向馈通108通 过穿过分区C、D和A将分区E连接至分区B。单向馈通110通过穿过分区D将分区C连接至分区 B。单向馈通112通过穿过分区A和C将分区B连接至分区E。单向馈通114通过穿过分区A将分 区B连接至分区C。
[0070] 优选地，根据在由表1和表1I例示的馈通表中所编码的运些各个规则来自动地对 运些互连线路进行布设。一旦指定了必要的连接，计算机软件将执行无沟道平面图布局中 的馈通插入。 巧 071]表1I: 巧〇7引馈通表列出了用于无需使用沟道而连接分区的规则
[0073]
[0074] 在96处，在定义运些分区并且指定在运些分区之间的互连之后，对每个分区A-E中 的一些晶体管和电路略微进行重新安排W创建包括多个缓冲器电路的无沟道平面图。当重 新安排运些分区内的电路时，也可能需要重新安排多个缓冲器电路。例如，将在常规设计中 沿着多条沟道定位的多个时钟缓冲器移到在本无沟道设计中的多个分区内。因为运些分区 15是包括一切的，多个时钟发生器和多个时钟缓冲器电路都位于每个分区内，所W它们可 W互相更加靠近。然而，分区内用于运些缓冲器电路的面积非常小。即，每个分区A-E将通常 具有四百万个至六百万个范围内的晶体管。另一方面，缓冲器电路将具有几打与几百个之 间的晶体管。因此，在馈通插入步骤94之后，对分区A-E内的那些电路中的一些电路进行一 些轻微的重新安排和移动来给触点和过孔W及构成缓冲器电路的晶体管留出空间。
[0075] 运些缓冲器电路的位置被选择为运样的地方:其将不会造成对正被用于提供缓冲 器电路娃的分区A-E的破坏。例如，缓冲器电路将不会被放置在任何存储器（SRAM、DRAM、 EPROM等）的存储器阵列的中屯、。当然，其可W被放置在那些地址缓冲器的频繁地存在多余 空间的中间。其还可W被放置在外围电路中，与其中频繁地存在多余空间的冗余电路或备 份电路相邻并且还与在下方的备份地址电路或激光器相邻W提供冗余电路连接。
[0076] 在那些传导总线16所穿过的但是并不在那个具体连接线路上交换信号或数据的 分区A-E中，多个缓冲器电路被放置在那些馈通插入位置处。针对每条具体的互连接线的长 度和布线位置来考虑该互连接线W确定是否将需要多个缓冲器电路或任何适当的放大器。 由于运些分区A-E互相抵靠，在许多实例中，或者不需要互连线路或者将使用非常短的互连 线路，从而在许多实例中可W避免缓冲器电路。然而，在互相分离开一定距离的包括忍片的 大部分的多个分区中，将需要至少Ξ个(并且有时为五个)缓冲器电路W便重新激励信号 W确保当该信号到达目的地分区A-E时其具有足够的电压和电流。使用特定接线在那些上 层金属层中仅创建两个金属互连接线（即，两个引脚网便穿通运些分区A-E来获得对较 小娃区的接入，在该较小娃面积中，将建立从那个分区的剩余部分中所分割出来的定制缓 冲器电路。即，每个分区A-E都将具有非常小的面积，如被留出W供用于缓冲器电路中的几 百平方纳米，运些缓冲器电路将被用于对在穿过那个分区A-E的那些路径16中的任何一条 路径上的信号进行放大和重新发送但是其并不与那个分区交换信号或数据。
[oow]根据哪些连接线路需要缓冲器并且运些缓冲器通常位于哪里来确定缓冲器使用。 对针对运些分区中的每个分区的规范略微进行放松W便准许将适当的缓冲器电路放置在 娃内。然后，对馈通规范的验证发生。运些网可W作为多个分区来传递。例如，如在图4中所 示出的，连接分区的互连线路网络可W从分区6延伸至分区1并且穿过分区4。类似地，信号 可W在相反的方向上从分区1行进至分区6并且具有在分区4中的缓冲器电路。
[0078] 在98处，在确定根据需要的互连的位置W及缓冲器电路的位置之后，然后对无沟 道平面图设计进行布设W完成完全抵靠的顶部设计。然后，W如图4中所示出的最终图案来 将分区1-6选择性地放置在集成电路裸片40中W便在所有的低层金属层和中间层金属层处 完全抵靠。即，将要在低于顶部两个或Ξ个层的那些金属层中的任何一个金属层上连接的 多个分区互相密切相邻W避免使用不必要的互连线路。无沟道平面图将利用作为承载形成 总线16的互连的网的两个金属层来将运些分区1-6互相连接。单独的总线16被尽可能实用 地分离开。相应地，该无沟道平面图布局完成。
[0079] 最后，针对如之前关于现有技术所解释的全忍片设计，执行将分区15组织为多个 分区单元的步骤78、P&R步骤82W及静态时序分析步骤86。在STA过程86期间，可W使用计算 机辅助设计(CAD)工具来完成精确的设计规则检查(DRC)和验证W确保无沟道设计符合其 旨在实现的规则。此外，可W在分区端口上定义转换为实际物理约束的固定I/O条件。
[0080] 图11展示了在自动化检测程序期间所检测到的对馈通规则的示例性违背。作为示 例，图11示出了具有如在图4中所示出的那样安排的多个分区的忍片。穿过DQAM分区从CPU 分区至ΕΤΗ分区对互连116进行布线。互连116违背了馈通规则，如由?'所指示的。如所示出 的，存在两个替代性布线选项：穿过D3而不是DQAM的第一连接118W及从SBC分区穿过CPU分 区和D32分区到ΕΤΗ分区的第二连接120。
[0081] 图12展示了已经使用自动化验证工具所检测到的对多扇出规则的示例性违背。该 违背被标识为位于分区D3内并且被标记出来W便进行纠正。具体地，源自分区15-2内的连 接线路被示出为扇出至两个连接引脚，一个连接至分区15-5,并且另一个连接至分区15-6。 该1:2扇出被标记为由位于居间分区15-4中的X所指示。然后，可W通过重复步骤92的多扇 出固定过程来纠正该违背，其中，指定两个一对一连接来代替该1:2扇出。
[0082] 方法90与方法92之间的区别之一是对时钟平衡进行不同的处理。图13中示出了用 于方法92的示例性时钟平衡方案150。时钟平衡方案150通过在沿着分区之间的连接路径放 置的多个时钟缓冲器之间引入多个延迟来确保在分区之间的时序是正确的。例如，运些时 钟缓冲器可W沿常规沟道隔开100微米的间隔。然而，因为在本无沟道设计中，运些分区15 互相更加靠近并且运些单独的总线线路在不同的位置中，所W需要较少的时钟平衡。因此， 时钟缓冲器仅需要沿着完全抵靠的互连线路每隔200微米放置即可。
[0083] 参照图13,使用无沟道时钟平衡方案150向多个分区单元PUUPU2和PU3提供同步 时钟信号152。然后，向时钟信号152施加抽头延迟154 W创建分支或可W被分别地推向每隔 分区单元的独立的时钟信号156、158和160。提供了一种平衡架构W确定正确的抽头延迟。 如果在该分区单元中有多个电路需要具体的时序，为该时钟提供适当的时延电路W确保 在运些分区中的每个分区中的适当时钟时序。当然，每个分区单元的单独设计团队将尝试 实现最小时钟插入延迟。当运些分区时钟已经被测试并且是稳定的时，对在时钟的根处的 多个抽头延迟进行调整w平衡在每个分区单元内的各个分段。可w根据需要通过向设计发 出工程变更命令化C0)来调整多个抽头延迟。
[0084] 根据在此所解释的运些设计而准许的一个特征是:抽头延迟提供了所需范围W便 W最小的面积和变化性来对时钟的不同电平进行延迟或纠偏。在时钟连接中的任何时钟延 迟或抽头延迟对单独的分区单元来说都应该是透明的并且应该提供快速验证。一种可能的 解决方案是使用具有基本单元的时钟延迟电路，该基本单元是具有固定负载的延迟缓冲器 链。运可W用于根据需要对分区内或分区之间的时钟或时钟时延进行平衡。进一步地，提供 了包含抽头延迟的单元，该抽头延迟内部具有多个抽头延迟实例。如果用户在具体分区中 需要具有不同延迟的时钟，可W接入该单元的那些单独的抽头W得到具有适当时序和相位 延迟的时钟。每个抽头延迟提供一个时钟输入W及由集成电路的总体时钟所控制的多个时 钟输出。时钟平衡电路仅影响了具体分区内的配线变化。运准许对时钟变化进行隔离W便 从一个分区到另一个分区进行平衡，并且准许延迟单元仅被包含在具体分区自身之内。运 使得用于时钟平衡的设计周转时间非常快。
[0085] 上面所描述的各个实施例可W被组合W提供进一步的实施例。在本说明书中所提 及的和/或在申请资料表中所列出的所有美国专利、美国专利申请出版物、美国专利申请、 国外专利、国外专利申请和非专利出版物都W其全文通过引用结合在此。如有必要，可W对 实施例的各方面进行修改，W利用各专利、申请和出版物的概念来提供更进一步的实施例。
[0086] 鉴于W上的详细说明，可W对实施例做出运些和其他改变。总之，在W下权利要求 书中，所使用的术语不应当被解释为将权利要求书局限于本说明书和权利要求书中所披露 的特定实施例，而是应当被解释为包括所有可能的实施例、连同运些权利要求有权获得的 等效物的整个范围。相应地，权利要求书并不受到本披露的限制。
【主权项】
1. 一种集成半导体电路裸片，其特征在于，包括： 半导体衬底； 多个逻辑单元，所述多个逻辑单元具有形成于所述半导体衬底内的多个晶体管，所述 多个逻辑单元中的每个逻辑单元都占用所述半导体衬底上的选定区域； 多条互连线路，所述多条互连线路将所述多个逻辑单元中的第一逻辑单元电连接至第 二逻辑单元； 缓冲器电路，所述缓冲器电路电连接至所述多条互连线路中的从所述第一逻辑单元延 伸至所述第二逻辑单元的第一互连线路，所述缓冲器电路将正从所述第一逻辑单元被传输 至所述第二逻辑单元的具有数据值的低功率信号作为输入并且输出具有相同的数据值但 是具有高于所述输入信号的功率的高功率信号，所述缓冲器电路位于与所述多个逻辑单元 中的第三逻辑单元相同的区域内但不是所述第三逻辑单元的工作部分；以及 从所述第一互连线路延伸至所述缓冲器电路的多个导电过孔和触点。2. 如权利要求1所述的集成半导体电路裸片，其特征在于，所述第一逻辑单元是微处理 器并且所述第二逻辑单元是用于所述微处理器的支持部件。3. 如权利要求1所述的集成半导体电路裸片，其特征在于，至少存在两个不同的逻辑单 元，多个第一逻辑单元位于所述裸片上在所述第一逻辑单元与所述第二逻辑单元之间。4. 一种集成半导体电路器件，其特征在于，包括： 半导体衬底； 多个集成电路部件，所述多个集成电路部件具有形成于所述半导体衬底内的多个晶体 管，所述部件中的每一个部件都占用所述半导体衬底的表面上的总芯片面积的选定区域； 多条互连线路，所述多条互连线路提供所述多个集成电路部件之间的连接，所述互连 线路基本上被包含在对应的集成电路部件的一个或多个顶部金属化层内并且相互抵靠，从 而使得没有将所述总芯片表面积的实质部分专用于所述互连线路；以及 将所述集成电路部件耦接至所述互连线路的多个互连过孔和触点。5. 如权利要求4所述的集成半导体电路器件，其特征在于，所述器件是片上系统。6. 如权利要求4所述的集成半导体电路器件，其特征在于，所述集成电路部件包括以下 各项中的一项或多项:微处理器、图形处理器、数字信号处理器、存储器阵列、总线桥或外围 逻辑块。7. 如权利要求4所述的集成半导体电路器件，其特征在于，进一步包括被耦接至所述互 连线路的多个缓冲器电路，每个缓冲器电路将从第一集成电路部件传输至第二集成电路部 件的具有数据值的低强度信号作为输入，所述缓冲器电路输出具有基本上相同的数据值的 高强度信号，所述缓冲器电路位于所述选定区域中的一个选定区域内。8. 如权利要求4所述的集成半导体电路器件，其特征在于，进一步包括被耦接至所述互 连线路的多个时钟缓冲器电路，每个时钟缓冲器电路将具有输入电压电平的数字时钟信号 作为输入并且输出具有基本上等于所述输入电压电平的输出电压电平的延迟时钟信号，所 述时钟缓冲器电路位于所述选定区域中的一个选定区域内。9. 一种集成半导体电路系统，其特征在于，包括： 微处理器；以及 被通信地耦接至所述微处理器的非瞬态计算机可读存储器，所述存储器具有存储于其 上的多条指令，所述指令使所述微处理器： 根据分割规则集将集成电路芯片分割为多个设计单元分区；并且 根据互连设计规则集对被布置在多个分区之间的沟道化互连层进行重新配置以形成 包含在所述分区内的完全抵靠的互连层。
【文档编号】H01L27/02GK205428923SQ201520893263
【公开日】2016年8月3日
【申请日】2015年11月10日
【发明人】C·比什特, H·斯克里夫纳三世
【申请人】意法半导体公司