专利名称：半导体大规模集成电路及半导体大规模集成电路制造方法
技术领域：
本发明涉及半导体LSI(大规模集成)电路以及半导体LSI电路的制造方法。更具体地，涉及具有高度集成和微观结构的基本逻辑门，比如与非(NAND)门和或非(NOR)门的半导体LSI电路。
背景技术：
具有由基本逻辑门电路比如与非门和或非门组成的LSI逻辑区的常规基本器件具有使用互补金属氧化物半导体(CMOS)的基本结构，如图1所示。如图1所示，通过在半导体衬底72上形成阱区74、器件隔离区54比如浅沟槽隔离(STI)，来制造常规CMOS结构。然后，具有分别作为源极和漏极区的n+扩散区64和66的nMOSFET以及具有分别作为源极和漏极区的p+扩散区70和68的pMOSFET连接到公共输入端50以及在半导体衬底72上隔着各自的栅极绝缘层58和62形成的栅极电极56和60。漏极区66和68连接到公共输出端52。图1所示的CMOS结构通过将nMOSFET的n+扩散区64连接到地电位VSS(未在图中示出)和将pMOSFET的p+扩散区70连接到电源电压VDD(未在图中示出)，能够形成CMOS反相器。另一方面，制造与非门或或非门需要两个CMOS结构或四个MOSFET。
通过形成公共金属区作为pMOSFET和nMOSFET的漏极区可以提供紧凑的CMOS结构(例如，日本专利申请特许公开No.2002-289697)。该结构仅提供了非(NOT)门。
已经公开了包括具有在绝缘基板上形成的背栅极电极、第一栅极绝缘层、有源半导体层、第二栅极绝缘层和栅极电极的多层的阈值可控薄膜晶体管(TFT)的半导体器件结构(例如，日本专利申请特许公开No.2001-51292)。上述公开显示了背栅极电极仅用于修正阈值电压，但没有公开利用双栅极结构的基本逻辑门。
发明内容
本发明的一个方案为半导体LSI电路。该电路包括第一半导体区；在第一半导体区一侧上的第一栅极绝缘层；在第一栅极绝缘层上的第一栅极电极；布置为把第一半导体区夹在中间的第一源极区和共用漏极区；在第一半导体区的另一侧上的第二栅极绝缘层；在第二栅极绝缘层上的第二栅极电极；靠近共用漏极区的第二半导体区；在第二半导体区一侧上的第三栅极绝缘层；在第三栅极绝缘层上的第三栅极电极；靠近第二半导体区并且面对共用漏极区的第二源极区；在第二半导体区的另一侧上的第四栅极绝缘层；以及在第四栅极绝缘层上的第四栅极电极。第一半导体区、第一栅极绝缘层、第一栅极电极、第一源极区和共用漏极区构成第一晶体管。第一半导体区、第二栅极绝缘层、第二栅极电极、第一源极区和共用漏极区构成第二晶体管。第二半导体区、第三栅极绝缘层、第三栅极电极、第二源极区和共用漏极区构成第三晶体管。第二半导体区、第四栅极绝缘层、第四栅极电极、第二源极区和共用漏极区构成第四晶体管。
本发明的另一个方案为半导体LSI电路。该电路包括第一半导体区；在第一半导体区一侧上的第一栅极绝缘层；在第一栅极绝缘层上的第一浮动栅极电极；在第一浮动栅极电极上并由第一栅极间绝缘层提供的第一控制栅极电极；把第一半导体区夹在中间的第一源极区和共用漏极区；在第一半导体区的另一侧上的第二栅极绝缘层；在第二栅极绝缘层上的第二浮动栅极电极；在第二浮动栅极电极上并由第一栅极间绝缘层提供的第二控制栅极电极；靠近共用漏极区的第二半导体区；在第二半导体区一侧上的第三栅极绝缘层；在第三栅极绝缘层上的第三浮动栅极电极；在第三浮动栅极电极上并由第二栅极间绝缘层提供的第三控制栅极电极；靠近第二半导体区并且面对共用漏极区的第二源极区；在第二半导体区的另一侧上的第四栅极绝缘层；在第四栅极绝缘层上的第四浮动栅极电极；以及在第四浮动栅极电极上并由第二栅极间绝缘层提供的第四控制栅极。第一半导体区、第一栅极绝缘层、第一栅极电极、第一源极区和共用漏极区构成第一晶体管。第一半导体区、第二栅极绝缘层、第二栅极电极、第一源极区和共用漏极区构成第二晶体管。第二半导体区、第三栅极绝缘层、第三栅极电极、第二源极区和共用漏极区构成第三晶体管。第二半导体区、第四栅极绝缘层、第四栅极电极、第二源极区和共用漏极区构成第四晶体管。
本发明的另一个方案为半导体LSI电路的制造方法。该方法包括在绝缘衬底上淀积半导体层，并通过活性离子蚀刻形成平坦的半导体层；通过热氧化或者淀积在半导体层的表面上形成栅极绝缘层；淀积栅极电极材料以形成nMOSFET栅极电极和pMOSFET栅极电极；对光致抗蚀剂构图，并通过离子注入、固相扩散或汽相扩散掺杂施主杂质而形成n+源极区；对光致抗蚀剂构图，并通过离子注入、固相扩散或汽相扩散掺杂受主杂质形成p+源极区；以及除去露出的栅极绝缘层，淀积和加热金属材料，例如，钛(Ti)或钴(Co)，以便激活n+源极区和p+源极区，同时，在半导体层的裸露表面上形成金属硅化物，并除去没有与硅化物起反应的金属材料。
本发明提供半导体LSI电路，其中在小区域中形成基本与非/或非门。结果，提供高度集成的和微观的结构。
图1示出了常规的基本CMOS的示意剖面结构；图2A示出了根据本发明的实施例，由半导体LSI电路构成的与非门的基本电路结构；
图2B示出了根据本发明的实施例，由半导体LSI电路构成的或非门的基本电路结构；图3A是图2A的与非门的真值表；图3B是图2B的或非门的真值表；图4示出了根据本发明第一实施例的半导体LSI电路的示意剖面结构；图5是显示图4中的nMOSFET和pMOSFET的电流-电压特性的曲线图；图6示出了根据本发明第二实施例的半导体LSI电路的示意剖面结构；图7是显示图6中的nMOSFET和pMOSFET的电流-电压特性的曲线图；图8示出了根据本发明第三实施例的半导体LSI电路的示意剖面结构；图9是显示图8中的nMOSFET和pMOSFET的电流-电压特性的曲线图；图10示出了根据本发明第四实施例的半导体LSI电路的示意剖面结构；图11是显示图10中的nMOSFET和pMOSFET的电流-电压特性的曲线图；图12示出了根据本发明的第一到第四实施例，半导体LSI电路器件结构的鸟瞰图；图13A是描述提供根据本发明的第一到第四实施例的半导体LSI电路的器件结构或平坦的半导体层8的示例性制造工艺的示意图；图13B是描绘栅极绝缘层9的形成的示意图；图13C的示意图描绘了淀积栅极电极材料，然后形成nMOSFET栅极电极20和22以及pMOSFET栅极电极24和26；图13D的示意图描绘了对光致抗蚀剂11构图，然后形成n+源极区16的图；
图13E的示意图描绘了对光致抗蚀剂13构图，然后形成p+源极区18的图；图13F所示的工艺是除去露出的栅极绝缘层9，淀积金属材料，然后形成金属硅化物15和17；图14示出了根据本发明第五实施例的半导体LSI电路的示意剖面结构；图15示出了根据本发明第六实施例的半导体LSI电路的示意剖面结构；图16示出了根据本发明第七实施例的半导体LSI电路的示意剖面结构；图17示出了根据本发明第八实施例的半导体LSI电路的示意剖面结构；图18示出了根据本发明第九实施例的半导体LSI电路的示意剖面结构；图19示出了根据本发明第十实施例的半导体LSI电路的示意剖面结构；图20示出了根据本发明第十一实施例的半导体LSI电路的示意剖面结构；图21示出了根据本发明第十二实施例的半导体LSI电路的示意剖面结构；图22是显示由于负偏压温度不稳定性(NBTI)而导致的MOSFET阈值变化的曲线图；以及图23示出了根据本发明第十三实施例的半导体LSI电路的示意剖面结构。
具体实施例方式
下面参考附图介绍本发明的多种实施例。应当注意，所有附图中，相同或类似的附图标记用来表示相同或类似的部件和元件，并且将省略或简化对相同或类似部件和元件的说明。
通常，与表达器件结构的传统方式一样，应当理解，各个附图之间以及在某个图的内部，都不是按比例绘制的，特别是，器件剖面图为了有利于读图是任意绘制的。
在以下的说明中将阐述大量细节以便彻底了解本发明。然而，对本领域的技术人员显而易见的是，不用这样的细节也可以实施本发明。在其它情况下，以剖面图的形式示出了众所周知的器件结构，以免由于不必要的细节而遮蔽真正的发明。
下面将参考附图描述本发明的实施例。在以下附图之中，相同或类似的附图标记表示相同的或类似的部分。以下显示的实施例作为用以实现根据本发明的技术思想的器件结构和制造方法的例子，并且不将根据本发明的技术思想限于下文的内容。根据本发明，可以对这些技术思想进行在权利要求书范围之内的各种改进。
下面参考附图描述本发明的实施例。在附图中，相同或类似的符号表示相同或类似的部分。然而，应当注意，附图仅仅是示意性的，从而各剖面结构的平面尺寸、各电路结构的平面尺寸和各电流电压特性曲线的比例等不同于实际发明的。此外，在附图之中可能包括具有不同尺寸和/或不同比例的部分。另外，下面马上就要给出的实施例作为体现本发明的技术思想的器件和方法的例子，并且那些技术思想不局限于以下方案等。本发明的技术思想可以在所附权利要求的范围内改进为多种改型。
应当注意，“一侧表面”和“另一侧表面”这样的表述在根据本发明的实施例的半导体LSI电路的说明中是为了方便起见使用的。或者，可以使用“侧面”。此外，上表面10u和12u以及下表面10d和12d的附图标记也是为了方便起见使用的。特别是，对于FIN结构，应该限定侧面而不是下表面。因此，在这里使用“一侧表面”或“另一侧表面”这样的表述。
(基本逻辑门)使用如图2所示的MOSFET构造构成LSI逻辑区的基本逻辑门，例如，与非门和或非门。如图2A所示，与非门的两个pMOSFET P1和P2的源极端并联连接到高电位VDD，其漏极端并联连接到输出端3。另外，两个nMOSFET串联连接，nMOSFET N2的源极端连接到低电位VSS，并且另一个nMOSFET N1的漏极端连接到输出端3。如图2A所示，与非门由在VDD端与输出端3之间并联连接的p沟道晶体管P1和P2、在VSS端与输出端3之间串联连接的n沟道晶体管N1和N2、连接到p沟道晶体管P1和n沟道晶体管N1的两个栅极电极的输入端1以及连接到p沟道晶体管P2和n沟道晶体管N2的两个栅极电极的输入端2组成。图2A的与非门的真值表如图3A所示。
如图2B所示，或非门具有两个串联连接的pMOSFET P3和P4，并且pMOSFET P3的源极端连接到高电位VDD，pMOSFET P4的漏极端连接到输出端3。另外，两个nMOSFET N3和N4的源极端并联连接到低电位VSS，并且其漏极端并联连接到输出端3。如图2B所示，或非门由在VDD端与输出端3之间串联连接的p沟道晶体管P3和P4、在VSS端与输出端3之间并联连接的n沟道晶体管N3和N4、连接到p沟道晶体管P3和n沟道晶体管N3的两个栅极电极的输入端1以及连接到p沟道晶体管P4和n沟道晶体管N4的两个栅极电极的输入端2组成。图2B的或非门的真值表如图3B所示。
图4示出了半导体LSI电路第一实施例的示意剖面结构。该结构包括第一半导体区28、在第一半导体区28一侧上的第一栅极绝缘层12u、在第一栅极绝缘层12u上的第一栅极电极20、布置为把第一半导体区28夹在中间的第一源极区16和共用漏极区14、在第一半导体区28另一侧下面的第二栅极绝缘层12d、在第二栅极绝缘层12d下面的第二栅极电极22、靠近共用漏极区14的第二半导体区30、在第二半导体区30一侧上的第三栅极绝缘层10u、在第三栅极绝缘层10u上的第三栅极电极24、靠近第二半导体区30并且形成为面对共用漏极区14的第二源极区18、在第二半导体区30另一侧下面的第四栅极绝缘层10d以及在第四栅极绝缘层10d下面的第四栅极电极26。第一半导体区28、第一栅极绝缘层12u、第一栅极电极20、第一源极区16和共用漏极区14构成第一晶体管N1。第一半导体区28、第二栅极绝缘层12d、第二栅极电极22、第一源极区16和共用漏极区14构成第二晶体管N2。第二半导体区30、第三栅极绝缘层10u、第三栅极电极24、第二源极区18和共用漏极区14构成第三晶体管P1。第二半导体区30、第四栅极绝缘层10d、第四栅极电极26、第二源极区18和共用漏极区14构成第四晶体管P2。
当一定的电压加到第一栅极电极20上时，在第一半导体区28中产生第一晶体管N1的第一导电沟道。当一定的电压加到第二栅极电极22上时，在第一半导体区28中产生第二晶体管N2的第一导电沟道。当一定的电压加到第三栅极电极24时，在第二半导体区30中产生第三晶体管P1的第二导电沟道。当一定的电压加到第四栅极电极26时，在第二半导体区30中产生第四晶体管P2的第二导电沟道。
提供三个不同的电位高电位VDD，低于高电位VDD的中间电位(例如0V)，以及低于中间电位的低电位VSS。高电位VDD加到第二源极区18，中间电位加到第一源极区16。第一到第四晶体管N1、N2、P1和P2构成与非门。
在图4中示出了根据本发明第一实施例的半导体LSI电路的示意剖面结构。在nMOSFET N1和N2以及pMOSFET P1和P2中，将栅极电极20和22形成为彼此相对，并且隔着栅极绝缘层12把半导体区28夹在中间。类似地，栅极电极24和26被形成为彼此面对，并且隔着栅极绝缘层10把半导体区30夹在中间。共用漏极区14由金属材料或金属化合物构成，并且由nMOSFET和pMOSFET共用。高电位VDD加到pMOSFET的源极区18，同时，低于高电位VDD的中间电位(例如0V)加到nMOSFET的源极区16，构成与非门。
图5是示出根据本发明第一实施例的半导体LSI电路中nMOSFET和pMOSFET的电流-电压特性的图。示出了同时改变在A输入端1的电压VA和在B输入端2的电压VB(VB＝VA)的情况，以及仅改变VA，VB的逻辑幅值固定于低电平VSS(VB＝VSS)的情况。因为在两种情况中pMOSFET都导通，得到与pMOSFET并联连接相同的结果。另一方面，因为nMOSFET只有当VB＝VA时导通，所以得到与nMOSFET串联连接的情况下相同的结果。
共用漏极区14或共用的金属区可以由硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)、硅化铂(PtSi)、硅化铒(ErSi2)等构成。
根据本发明第一实施例的半导体LSI电路，在小面积内形成与非门，并且能够提供高度地集成的微观结构。
图6示出了根据本发明第二实施例的半导体LSI电路的示意剖面结构。电路包括第一半导体区28、在第一半导体区28一侧上的第一栅极绝缘层12u、在第一栅极绝缘层12u上的第一栅极电极20、布置为把第一半导体区28夹在中间的第一源极区16和共用漏极区14、在第一半导体区28另一侧下面的第二栅极绝缘层12d、在第二栅极绝缘层12d下面的第二栅极电极22、靠近共用漏极区14的第二半导体区30、在第二半导体区30一侧上的第三栅极绝缘层10u、在第三栅极绝缘层10u上的第三栅极电极24、靠近第二半导体区30并且面对共用漏极区14形成的第二源极区18、在第二半导体区30另一侧下面的第四栅极绝缘层10d以及在第四栅极绝缘层10d下面的第四栅极电极26。第一半导体区28、第一栅极绝缘层12u、第一栅极电极20、第一源极区16和共用漏极区14组成第一晶体管N3。第一半导体区28、第二栅极绝缘层12d、第二栅极电极22、第一源极区16和共用漏极区14组成第二晶体管N4。第二半导体区30、第三栅极绝缘层10u、第三栅极电极24、第二源极区18和共用漏极区14组成第三晶体管P3。第二半导体区30、第四栅极绝缘层10d、第四栅极电极26、第二源极区18和共用漏极区14组成第四晶体管P4。
当一定的电压加到第一栅极电极20时，在第一半导体区28中产生第一晶体管N3的第一导电沟道。当一定的电压加到第二栅极电极22时，在第一半导体区28中产生第二晶体管N4的第一导电沟道。当一定的电压加到第三栅极电极24时，在第二半导体区30中产生第三晶体管P3的第二导电沟道。当一定的电压加到第四栅极电极26时，在第二半导体区30中产生第四晶体管P4的第二导电沟道。
提供三个不同的电位高电位VDD，低于高电位VDD的中间电位(例如0V)和低于中间电位的低电位VSS。中间电位加到第二源极区18，低电位VSS加到第一源极区16。第一到第四晶体管N3、N4、P3和P4构成或非门。
在图6中示出了根据本发明第二实施例的半导体LSI电路的示意剖面结构。在nMOSFET和pMOSFET中，彼此相对形成栅极电极20和22，并且隔着栅极绝缘层12把半导体区28夹在中间，同时，彼此相对形成栅极电极24和26，并且隔着栅极绝缘层10把半导体区30夹在中间。共用漏极区14由金属材料或金属化合物组成，并且由nMOSFET和pMOSFET共用。低于高电位VDD的中间电位(例如0V)加到pMOSFET的源极区，同时，低电位VSS加到nMOSFET的源极区16，构成或非门。
图7是显示根据本发明第二实施例的半导体LSI电路中的nMOSFET和pMOSFET的电流-电压特性的图。因为只有当VB＝VA时pMOSFET导通，所以得到与串联连接pMOSFET相同的结果。另一方面，因为在两种情况下nMOSFET都导通，所以得到与并联连接nMOSFET相同的结果。
共用漏极区14或共用的金属区可以由硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)、硅化铂(PtSi)、硅化铒(ErSi2)等组成。
根据本发明第二实施例的半导体LSI电路，在小面积内形成或非门，并且能够提供高度地集成的微观结构。
图8示出了根据本发明第三实施例，半导体LSI电路的示意剖面结构。电路包括第一半导体区28、在第一半导体区28一侧上的第一栅极绝缘层12u、在第一栅极绝缘层12u上的第一栅极电极20、布置为把第一半导体区28夹在中间的第一源极区16和共用漏极区14、在第一半导体区28另一侧下面的第二栅极绝缘层12d、在第二栅极绝缘层12d下面的第二栅极电极34、靠近共用漏极区14的第二半导体区30、在第二半导体区30一侧上的第三栅极绝缘层10u、在第三栅极绝缘层10u上的第三栅极电极24、靠近第二半导体区30并且面对共用漏极区14形成的第二源极区18、在第二半导体区30另一侧下面的第四栅极绝缘层10d以及在第四栅极绝缘层10d下面的第四栅极电极26。第一半导体区28、第一栅极绝缘层12u、第一栅极电极20、第一源极区16和共用漏极区14组成第一晶体管N1。第一半导体区28、第二栅极绝缘层12d、第二栅极电极34、第一源极区16和共用漏极区14组成第二晶体管N2。第二半导体区30、第三栅极绝缘层10u、第三栅极电极24、第二源极区18和共用漏极区14组成第三晶体管P1。第二半导体区30、第四栅极绝缘层10d、第四栅极电极26、第二源极区18和共用漏极区14组成第四晶体管P2。
当一定的电压加到第一栅极电极20时，在第一半导体区28中产生第一晶体管N1的第一导电沟道。当一定的电压加到第二栅极电极34时，在第一半导体区28中产生第二晶体管N2的第一导电沟道。当一定的电压加到第三栅极电极24时，在第二半导体区30中产生第三晶体管P1的第二导电沟道。当一定的电压加到第四栅极电极26时，在第二半导体区30中产生第四晶体管P2的第二导电沟道。
提供两个不同的电位高电位VDD和低于高电位VDD的低电位VSS。高电位VDD加到第二源极区18，低电位VSS加到第一源极区16，以降低第二栅极电极34的电子亲合性。第一到第四晶体管N1、N2、P1和P2构成与非门。
在图8中示出了根据本发明第三实施例的半导体LSI电路的示意剖面结构。在nMOSFET和pMOSFET中，彼此相对形成栅极电极20和34，并且隔着栅极绝缘层12把半导体区28夹在中间，同时，彼此相对形成栅极电极24和26，并且隔着栅极绝缘层10把半导体区30夹在中间。共用漏极区14由金属材料或金属化合物组成，并且由nMOSFET和pMOSFET共用，高电位VDD加到pMOSFET的源极区，同时，低于高电位VDD的低电位VSS加到nMOSFET的源极区。
将与非门构成为使得nMOSFET栅极电极34的电子亲合性小于栅极电极20的电子亲合性。换句话说，在图8中示出的根据本发明第三实施例的半导体LSI电路具有一个由p+多晶硅制成的nMOSFET栅极电极34和由n+多晶硅制成的另一个nMOSFET栅极电极20。这种结构使得nMOSFET栅极电极34的电子亲合性小于另一个nMOSFET栅极电极20的电子亲合性。如上所述，一个nMOSFET栅极的这种较小的电子亲合性实现了与串联连接多个nMOSFET的情况相同的结果。
图9是显示根据本发明第三实施例的半导体LSI电路中的nMOSFET和pMOSFET的电流-电压特性的曲线图。因为在两种情况下pMOSFET都导通，所以得到与并联连接pMOSFET相同的结果。另一方面，因为只有当VB＝VA时nMOSFET导通，所以得到与串联连接nMOSFET相同的结果。
共用漏极区14或共用的金属区可以由硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)、硅化铂(PtSi)、硅化铒(ErSi2)等组成。
根据本发明第三实施例实施例的半导体LSI电路，在小面积内形成与非门，并且能够提供高度地集成的微观结构。
图10示出了根据本发明第四实施例，半导体LSI电路的示意剖面结构。电路包括第一半导体区28、在第一半导体区28一侧上的第一栅极绝缘层12u、在第一栅极绝缘层12u上的第一栅极电极20、布置为把第一半导体区28夹在中间的第一源极区16和共用漏极区14、在第一半导体区28另一侧下面的第二栅极绝缘层12d、在第二栅极绝缘层12d下面的第二栅极电极22、靠近共用漏极区14的第二半导体区30、在第二半导体区30一侧上的第三栅极绝缘层10u、在第三栅极绝缘层10u上的第三栅极电极24、靠近第二半导体区30并且面对共用漏极区14形成的第二源极区18、在第二半导体区30另一侧下面的第四栅极绝缘层10d以及在第四栅极绝缘层10d下面的第四栅极电极36。第一半导体区28、第一栅极绝缘层12u、第一栅极电极20、第一源极区16和共用漏极区14组成第一晶体管N3。第一半导体区28、第二栅极绝缘层12d、第二栅极电极22、第一源极区16和共用漏极区14组成第二晶体管N4。第二半导体区30、第三栅极绝缘层10u、第三栅极电极24、第二源极区18和共用漏极区14组成第三晶体管P3。第二半导体区30、第四栅极绝缘层10d、第四栅极电极36、第二源极区18和共用漏极区14组成第四晶体管P4。
提供两个不同的电位高电位VDD和低于高电位VDD的低电位VSS。高电位VDD加到第二源极区18，低电位VSS加到第一源极区16，以增加第四栅极电极36的电子亲合性。第一到第四晶体管N3、N4、P3和P4构成或非门。
在图10中示出了根据本发明第四实施例的半导体LSI电路的示意剖面结构。在nMOSFET和pMOSFET中，彼此相对形成栅极电极20和22，并且隔着栅极绝缘层12把半导体区28夹在中间，同时，彼此相对形成栅极电极24和36，并且隔着栅极绝缘层10把半导体区30夹在中间。共用漏极区14由金属材料或金属化合物组成，并且由nMOSFET和pMOSFET共用。高电位VDD加到pMOSFET的源极区，同时，低于高电位VDD的低电位VSS加到nMOSFET的源极区。
将或非门构成为使得pMOSFET栅极电极36的电子亲合性大于栅极电极24的电子亲合性。换句话说，在图10中示出的根据本发明第四实施例的半导体LSI电路具有一个由p+多晶硅制成的pMOSFET栅极电极36和由p+多晶硅制成的另一个pMOSFET栅极电极24。这种结构允许pMOSFET栅极电极36的电子亲合性大于另一个pMOSFET栅极电极24的电子亲合性。如上所述，一个pMOSFET栅极的这种较大的电子亲合性实现了与串联连接多个pMOSFET的情况相同的结果。
图11是显示根据本发明第四实施例的半导体LSI电路中的nMOSFET和pMOSFET的电流-电压特性的曲线图。因为只有当VB＝VA时pMOSFET导通，所以得到与串联连接多个pMOSFET相同的结果。另一方面，因为在两种情况下nMOSFET都导通，所以得到与并联连接多个nMOSFET相同的结果。
共用漏极区14或共用的金属区可以由硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)、硅化铂(PtSi)、硅化铒(ErSi2)等组成。
根据本发明第四实施例的半导体LSI电路，在小面积内形成或非门，并且能够提供高度集成的微观结构。
(制造方法)在图12中示出了根据本发明第一到第四实施例的半导体LSI电路器件结构的鸟瞰图。下面参考图13A到13F介绍用于提供根据本发明第一到第四实施例的半导体LSI电路的器件结构的示例性制造工艺。
如图13A所示，首先在绝缘衬底(未在附图中示出)上淀积半导体层8，然后通过活性离子刻蚀(RIE)形成平坦的半导体层8。
然后，如图13B所示，在半导体层8的各个表面上通过热氧化或淀积形成栅极绝缘层9。
如图13B和13C所示，淀积栅极电极材料，例如，多晶硅或金属材料。然后，通过RIE形成nMOSFET栅极电极20和22以及pMOSFET栅极电极24和26。图13C是当从上方看时，图13B的剖视图。
然后，如图13D所示，形成光致抗蚀剂11图案。然后，通过离子注入、固相扩散或汽相扩散掺入施主杂质，例如，砷(As)，形成n+源极区16。
然后，如图13E所示，形成光致抗蚀剂13图案。然后，通过离子注入、固相扩散或汽相扩散掺入受主杂质，例如，硼(B)，形成p+源极区18。
如图13F所示，除去露出的栅极绝缘层9。然后，通过淀积和加热金属材料，例如，钛(Ti)或钴(Co)，激活n+源极区16和p+源极区18。同时，在半导体层的暴露表面上形成金属硅化物15和17，然后除去没有反应形成硅化物的金属材料。
金属硅化物区15和17可以由硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)、硅化铂(PtSi)、硅化铒(ErSi2)等组成。
在图14中示出了根据本发明第五实施例的半导体LSI电路的示意剖面结构。通过在第一到第四实施例的共用漏极区29的表面上形成金属硅化物区15来制造根据本发明第五实施例的半导体LSI电路。如图14所示，因为根据本发明第五实施例的半导体LSI电路仅在共用漏极区29的表面上具有金属硅化物区15，所以可以通过短时间热处理形成金属硅化物区15。该工艺可以有效地抑制多余的杂质扩散。
金属硅化物区15可以由硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)、硅化铂(PtSi)、硅化铒(ErSi2)等组成。
未在图14中示出的要加到n+源极区16和p+源极区18的电位可以指定为与本发明第一到第四实施例的一样。另外，不用说，一个nMOSFET栅极的较小电子亲合性得到与多个nMOSFET串联连接的情况相同的结果，同时一个pMOSFET栅极的较大电子亲合性得到与多个pMOSFET串联连接的情况相同的结果。结果，根据本发明第五实施例的半导体LSI电路结构的使用提供了如图4或图8所示的与非门，或如图6或图10所示的或非门。
根据本发明第五实施例的半导体LSI电路，在小面积内形成与非门或或非门，并且能够提供高度集成的微观结构。
在图15中示出了根据本发明第六实施例的半导体LSI电路的示意剖面结构。通过形成硅化铒(ErSi2)区38作为第一到第四实施例的nMOSFET源极区，从而提供电子亲合性小于半导体区的nMOSFET源极区，来制造根据本发明第六实施例的半导体LSI电路。因为由硅化铒(ErSi2)制成nMOSFET源极区提供了较低的对电子的势垒，所以可以增强nMOSFET驱动能力。此外，硅化铂(PtSi)pMOSFET源极区40的形成使得pMOSFET源极区具有比比半导体区更大的电子亲合性。
通过在第一到第四实施例的共用漏极区29的表面上形成金属硅化物区15，制造根据本发明第六实施例的半导体LSI电路。如图15所示，因为根据本发明第六实施例的半导体LSI电路仅在共用漏极区29的表面上具有金属硅化物区15，所以可以通过短时间热处理形成金属硅化物区15。该工艺可以有效地抑制多余的杂质扩散。
金属硅化物区15可以由硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)、硅化铂(PtSi)、硅化铒(ErSi2)等组成。
根据本发明第六实施例的半导体LSI电路的结构与通过在源极区中掺杂形成半导体区16或18的情况相比进一步抑制了短沟道效应。
未在图15中示出的要加到ErSi2区38和PtSi区40的电位可以指定为与本发明第一到第四实施例的一样。另外，不用说，一个nMOSFET栅极的较小电子亲合性得到与多个nMOSFET串联连接的情况相同的结果，一个pMOSFET栅极的较大电子亲合性得到与多个pMOSFET串联连接的情况相同的结果。结果，根据本发明第六实施例的半导体LSI电路结构的使用提供了如图4或图8所示的与非门，或如图6或图10所示的或非门。
根据本发明第六实施例的半导体LSI电路，在小面积内形成与非门或或非门，并且能够提供具有较小短沟道效应的高度集成的微观结构。
在图16中示出了根据本发明第七实施例的半导体LSI电路的示意剖面结构。根据本发明第七实施例的半导体LSI电路具有在形成于半导体衬底48上的绝缘体42上形成的第一和第二半导体区28和30。
根据本发明第七实施例的半导体LSI电路具有通过下述方式制造的绝缘体上硅(SOI)结构在半导体衬底48上隔着绝缘体42形成半导体区28和30，并隔着第一到第四实施例的绝缘层10和12在半导体区28和30的上面和下面形成栅极电极20、22(34)、24和26(36)。
更具体地，在绝缘体42上形成第一和第二半导体区，绝缘体42形成在半导体衬底48上。第一栅极绝缘层12u、第一栅极电极20、第二栅极绝缘层12d和第二栅极电极22(34)叠置在绝缘体42上。第三栅极绝缘层10u、第三栅极电极24、第四栅极绝缘层10d和第四栅极电极26(36)叠置在绝缘体42上。
根据本实施例的半导体LSI电路与本发明的第一到第六实施例相比时具有较低的集成度。然而，本实施例降低了在诸如光刻、抛光和形成层间膜等制造步骤中的工艺负担。
未在图16中示出的要加到n+源极区16和p+源极区18的电位可以指定为与本发明第一到第四实施例的一样。另外，不用说，一个nMOSFET栅极的较小电子亲合性得到与多个nMOSFET串联连接的情况相同的结果，同时一个pMOSFET栅极的较大电子亲合性得到与多个pMOSFET串联连接的情况相同的结果。结果，根据本发明第七实施例的半导体LSI电路结构的使用提供了如图4或图8所示的与非门，或如图6或图10所示的或非门。
金属硅化物区15可以由硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)、硅化铂(PtSi)、硅化铒(ErSi2)等组成。
根据本发明第七实施例的半导体LSI电路，能够在小面积中形成与非门或或非门，并且使用SOI结构能够提供高度集成的微观结构。
图17示出了根据本发明第八实施例的半导体LSI电路的示意剖面结构。结构包括埋在半导体衬底48中的舟形绝缘体42。第一源极区16、第一栅极电极20、共用漏极区14、第三栅极电极24、第二源极区18、第四栅极电极26(34)和第二栅极电极22(34)由绝缘体42围绕。
通过埋置将由舟形绝缘体42围绕的半导体区28和30，并且隔着第一到第四实施例的各个栅极绝缘层10和12在半导体区28和30的两个表面上形成栅极电极20、22(34)、24和26(36)，制造根据本发明第八实施例的半导体LSI电路。
因为根据本实施例的半导体LSI电路的半导体衬底48的表面比本发明第一到第六实施例的表面更平坦，所以降低了制造步骤，例如，抛光和形成层间膜的工艺负担。
未在图17中示出的要加到n+源极区16和p+源极区18的电位可以指定为与本发明第一到第四实施例的一样。另外，不用说，一个nMOSFET栅极的较小电子亲合性得到与多个nMOSFET串联连接的情况相同的结果，同时一个pMOSFET栅极的较大电子亲合性得到与多个pMOSFET串联连接的情况相同的结果。结果，根据本发明第八实施例的半导体LSI电路结构的使用提供了如图4或图8所示的与非门，或如图6或图10所示的或非门。
金属硅化物区15可以由硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)、硅化铂(PtSi)、硅化铒(ErSi2)等组成。
根据本发明第八实施例的半导体LSI电路，能够在小面积中形成与非门或或非门，并且能够提供高度集成的微观结构，同时使结构保持出色的平整度。
在图18中示出了根据本发明第九实施例的半导体LSI电路的示意剖面结构。根据本发明第九实施例的半导体LSI电路，第一到第四晶体管具有由p+多晶硅制成的栅极电极21、34、24和26，并且在一个nMOSFET上的栅极绝缘层12u中提供固定的正电荷50。更具体地，本发明不同于在图8中示出的根据第三实施例的半导体LSI电路，不同之处在于第一栅极电极21由p+多晶硅组成，并且在第一栅极绝缘层12u中提供固定的正电荷50。因为一个nMOSFET的阈值由于固定的正电荷50而减小，所以可以得到与图9中示出的nMOSFET和pMOSFET的电流-电压特性相同的特性。因为在两种情况下pMOSFET都导通，所以得到与并联连接pMOSFET相同的结果。另一方面，因为只有当VB＝VA时nMOSFET导通，所以得到与串联连接nMOSFET相同的结果。换句话说，可以提供与非门。
共用漏极区14或共用的金属区可以由硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)、硅化铂(PtSi)、硅化铒(ErSi2)等组成。
根据本发明第九实施例实施例的半导体LSI电路，在小面积内形成与非门，并且能够提供高度集成的微观结构。
在图19中示出了根据本发明第十实施例的半导体LSI电路的示意剖面结构。根据本发明第十实施例的半导体LSI电路，第一到第四晶体管具有由n+多晶硅制成的栅极电极20、22、25和26，并且在一个nMOSFET上的栅极绝缘层10u中提供固定的负电荷52。更具体地，第十实施例不同于在图10中示出的根据第四实施例的半导体LSI电路，不同之处在于第三栅极电极25由n+多晶硅组成，并且在第三栅极绝缘层10u中提供固定的负电荷52。因为一个pMOSFET的阈值由于固定的负电荷52而减小，所以可以得到与图11中示出的nMOSFET和pMOSFET的电流-电压特性相同的特性。因为只有当VB＝VA时pMOSFET导通，所以得到与串联连接pMOSFET相同的结果。另一方面，因为在两种情况下nMOSFET都导通，所以得到与并联连接nMOSFET相同的结果。换句话说，可以提供或非门。
共用漏极区14或共用的金属区可以由硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)、硅化铂(PtSi)、硅化铒(ErSi2)等组成。
根据本发明第十实施例的半导体LSI电路，在小面积内形成或非门，并且能够提供高度集成的微观结构。
在图20中示出了根据本发明第十一实施例的半导体LSI电路的示意剖面结构。根据本发明第十一实施例的半导体LSI电路，第一和第二晶体管包括由n+多晶硅制成的nMOSFET栅极电极20和22，第三和第四晶体管包括由p+多晶硅制成的pMOSFET栅极电极24和26。在一个nMOSFET上的栅极绝缘层12u中提供固定的负电荷52。更具体地，本发明不同于在图8中示出的根据第三实施例的半导体LSI电路，不同之处在于第二栅极电极22由n+多晶硅组成，并且在第一栅极绝缘层12u中提供固定的负电荷52。因为一个nMOSFET的阈值由于固定的负电荷52而增大，所以可以得到与图9中示出的nMOSFET和pMOSFET的电流-电压特性相同的特性。因为在两种情况下pMOSFET都导通，所以得到与并联连接pMOSFET相同的结果。另一方面，因为只有当VB＝VA时nMOSFET导通，所以得到与串联连接nMOSFET相同的结果。换句话说，可以提供与非门。
共用漏极区14或共用的金属区可以由硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)、硅化铂(PtSi)、硅化铒(ErSi2)等组成。
根据本发明第十一实施例的半导体LSI电路，在小面积内形成与非门，并且能够提供高度集成的微观结构。
在图21中示出了根据本发明第十二实施例的半导体LSI电路的示意剖面结构。根据本发明第十二实施例的半导体LSI电路，第一和第二晶体管包括由n+多晶硅制成的nMOSFET栅极电极20和22，第三和第四晶体管包括由p+多晶硅制成的pMOSFET栅极电极24和26。在一个pMOSFET上的栅极绝缘层10u中提供固定的正电荷50。更具体地，本实施例不同于在图10中示出的根据第四实施例的半导体LSI电路，不同之处在于第四栅极电极26由p+多晶硅组成，并且在第三栅极绝缘层10u中提供固定的正电荷50。因为一个pMOSFET的阈值由于固定的正电荷50而增大，所以可以得到与图11中示出的nMOSFET和pMOSFET的电流-电压特性相同的特性。因为只有当VB＝VA时pMOSFET导通，所以得到与串联连接pMOSFET相同的结果。另一方面，因为在两种情况下nMOSFET都导通，所以得到与并联连接nMOSFET相同的结果。换句话说，可以提供或非门。
共用漏极区14或共用的金属区可以由硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)、硅化铂(PtSi)、硅化铒(ErSi2)等组成。
利用俘获电平缺陷等在栅极绝缘层中提供固定的电荷。例如，通过利用负偏压温度不稳定性(NBTI)现象提供固定的正电荷。如图22所示，一定的负电压加到pMOSFET栅极电极上一定的持续时间。该过程在栅极绝缘层中施加固定的正电荷。负偏压在pMOSFET栅极电极上的施加将固定的正电荷注入到栅极绝缘层里，并且以俘获电平捕获固定的正电荷。固定的正电荷形成整体上较高的pMOSFET阈值。可以这样提供固定的负电荷通过在栅极绝缘层中形成氮化硅薄膜(SiN)以便产生基于绝缘层的成分的能级，从而主动地形成捕获电子的电子陷阱能级。
根据本发明第十二实施例的半导体LSI电路，在小面积中形成与非门，并且能够提供高度集成的微观结构。
在图23中示出了根据本发明第十三实施例的半导体LSI电路的示意剖面结构。如图23所示，对于所有各栅极，隔着栅极间绝缘层10i和12i形成由浮动栅极电极20f、22f、24f和26f以及控制栅极电极20c、22c、24c和26c组成的层叠结构。具有这种层叠结构的基本与非门或或非门根据在每个浮动栅极电极20f、22f、24f和26f中积累的电荷符号和数量而工作。例如，电子被注入到一个nMOSFET的浮动栅极电极20f或22f中。如此，各pMOSFET的浮动栅极电极24f和26达到过度擦除状态。结果，一个nMOSFET的阈值高，并且各pMOSFET的阈值低，从而得到与图9中示出的nMOSFET和pMOSFET的电流-电压特性相同的特性。因为在两种情况下pMOSFET都导通，所以得到与并联连接pMOSFET相同的结果。另一方面，因为只有当VB＝VA时nMOSFET导通，所以得到与串联连接nMOSFET相同的结果。换句话说，可以提供与非门。
另外，通过使一个pMOSFET的浮动栅极电极24f或26f处于过度擦除状态，为一个pMOSFET提供了低阈值，从而得到与图11所示nMOSFET和pMOSFET的电流-电压特性相同的特性。因为只有当VB＝VA时pMOSFET导通，所以得到与串联连接pMOSFET相同的结果。另一方面，因为在两种情况下nMOSFET都导通，所以得到与并联连接nMOSFET相同的结果。换句话说，可以提供或非门。
共用漏极区14或共用的金属区可以由硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)、硅化铂(PtSi)、硅化铒(ErSi2)等组成。
根据本发明第十三实施例的半导体LSI电路，在小面积内形成与非门或者或非门，并且能够提供高度集成的微观结构。
已经根据上述实施例介绍了本发明。然而，不应该认为构成本公开的一部分的介绍和附图是用来限制本发明的精神和范围的。由本公开，各种替代实施例、工作实例和操作方法对于本领域的技术人员将变得显而易见。因此，本发明的技术范围仅由根据所附权利要求书指定的由上述介绍适当得到的特征决定。此外，根据本发明实施例的半导体器件可以在操作上组合。如此，在不脱离本发明的范围内各种改型是可能的。
虽然根据上述实施例介绍了本发明，但是不应该认为构成本公开一部分的介绍和附图是用来限制本发明。本公开为本领域的技术人员阐明了各种替代实施例、工作实例和操作技术。因此，本发明的技术范围仅由根据上述说明恰当撰写的权利要求书限定。
在接受本公开的教导之后不脱离其范围的各种改型对于本领域的技术人员是可能的。
权利要求
1.一种半导体大规模集成电路，包括第一半导体区；在第一半导体区一侧上的第一栅极绝缘层；在第一栅极绝缘层上的第一栅极电极；把第一半导体区夹在中间的第一源极区和共用漏极区；在第一半导体区另一侧上的第二栅极绝缘层；在第二栅极绝缘层上的第二栅极电极；靠近共用漏极区的第二半导体区；在第二半导体区一侧上的第三栅极绝缘层；在第三栅极绝缘层上的第三栅极电极；靠近第二半导体区和共用漏极区的第二源极区；在第二半导体区另一侧上的第四栅极绝缘层；以及在第四栅极绝缘层上的第四栅极电极；其中第一半导体区、第一栅极绝缘层、第一栅极电极、第一源极区和共用漏极区构成第一晶体管；第一半导体区、第二栅极绝缘层、第二栅极电极、第一源极区和共用漏极区构成第二晶体管；第二半导体区、第三栅极绝缘层、第三栅极电极、第二源极区和共用漏极区构成第三晶体管；第二半导体区、第四栅极绝缘层、第四栅极电极、第二源极区和共用漏极区构成第四晶体管。
2.根据权利要求1的半导体大规模集成电路，其中提供包括高电位、低于高电位的中间电位和低于中间电位的低电位的三个不同的电位；其中高电位被加到第二源极区，中间电位被加到第一源极区，第一到第四晶体管构成与非门。
3.根据权利要求1的半导体大规模集成电路，其中提供包括高电位、低于高电位的中间电位和低于中间电位的低电位的三个不同的电位；其中中间电位被加到第二源极区，低电位被加到第一源极区，第一到第四晶体管构成或非门。
4.根据权利要求1的半导体大规模集成电路，其中提供包括高电位和低于高电位的低电位的两个不同的电位；其中高电位被加到第二源极区，低电位被加到第一源极区，以降低第二栅极电极的电子亲合性，第一到第四晶体管构成与非门。
5.根据权利要求1的半导体大规模集成电路，其中提供包括高电位和低于高电位的低电位的两个不同的电位；其中高电位被加到第二源极区，同时低电位被加到第一源极区，以增加第四栅极电极的电子亲合性，第一到第四晶体管构成或非门。
6.根据权利要求1的半导体大规模集成电路，其中共用漏极区是公共的金属区。
7.根据权利要求1的半导体大规模集成电路，其中第二源极区的电子亲合性小于第二半导体区的电子亲合性，第一源极区的电子亲合性大于第一半导体区的电子亲合性。
8.根据权利要求1的半导体大规模集成电路，其中在形成于半导体衬底上的绝缘体上形成第一和第二半导体区；第一栅极绝缘层、第一栅极电极、第二栅极绝缘层和第二栅极电极叠置在所述绝缘体上；并且第三栅极绝缘层、第三栅极电极、第四栅极绝缘层和第四栅极电极叠置在所述绝缘体上。
9.根据权利要求1的半导体大规模集成电路，还包括埋在半导体衬底中的船形绝缘体，其中，形成第一源极区、第一栅极电极、共用漏极区、第三栅极电极、第二源极区、第四栅极电极和第二栅极电极并由该绝缘体包围。
10.根据权利要求6的半导体大规模集成电路，其中形成共用漏极区的共用金属区是硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)、硅化铂(PtSi)和硅化铒(ErSi2)中的任何一个。
11.根据权利要求1的半导体大规模集成电路，其中共用漏极区是共用半导体区，并且仅在共用漏极区表面上形成金属硅化物区。
12.根据权利要求11的半导体大规模集成电路，其中仅在共用漏极区表面上形成的金属硅化物区是硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)、硅化铂(PtSi)和硅化铒(ErSi2)中的任何一个。
13.根据权利要求7的半导体大规模集成电路，其中第一源极区是硅化铒(ErSi2)区，以使第一晶体管的第一源极区具有比第一半导体区更大的电子亲合性；并且第二源极区是硅化铂(PtSi)区，以使第三晶体管的第二源极区具有比第二半导体区更小的电子亲合性。
14.根据权利要求1的半导体大规模集成电路，其中第一到第四栅极电极是p+多晶硅栅极电极，并且在第一栅极绝缘层中提供固定的正电荷。
15.根据权利要求1的半导体大规模集成电路，其中第一到第四栅极电极是n+多晶硅栅极电极，并且在第三栅极绝缘层中提供固定的负电荷。
16.根据权利要求1的半导体大规模集成电路，其中第一和第二栅极电极是n+多晶硅栅极电极，第三和第四栅极电极是p+多晶硅栅极电极，并且在第一栅极绝缘层中提供固定的负电荷。
17.的权利要求1的半导体大规模集成电路，其中第一和第二栅极电极是n+多晶硅栅极电极，第三和第四栅极电极是p+多晶硅栅极电极，并且在第三栅极绝缘层中提供固定的正电荷。
18.一种半导体大规模集成电路，包括第一半导体区；在第一半导体区一侧上的第一栅极绝缘层；在第一栅极绝缘层上的第一浮动栅极电极；在第一浮动栅极电极上并由第一栅极间绝缘层提供的的第一控制栅极电极；把第一半导体区夹在中间的第一源极区和共用漏极区；在第一半导体区另一侧上的第二栅极绝缘层；在第二栅极绝缘层上的第二浮动栅极电极；在第二浮动栅极电极上并由第一栅极间绝缘层提供的第二控制栅极电极；靠近共用漏极区的第二半导体区；在第二半导体区一侧上的第三栅极绝缘层；在第三栅极绝缘层上的第三浮动栅极电极；在第三浮动栅极电极上并由第二栅极间绝缘层提供的第三控制栅极电极；靠近第二半导体区并面对共用漏极区的第二源极区；在第二半导体区另一侧上的第四栅极绝缘层；在第四栅极绝缘层上的第四浮动栅极电极；以及在第四浮动栅极电极上并由第二栅极间绝缘层提供的第四控制栅极；其中第一半导体区、第一栅极绝缘层、第一栅极电极、第一源极区和共用漏极区构成第一晶体管；第一半导体区、第二栅极绝缘层、第二栅极电极、第一源极区和共用漏极区构成第二晶体管；第二半导体区、第三栅极绝缘层、第三栅极电极、第二源极区和共用漏极区构成第三晶体管；第二半导体区、第四栅极绝缘层、第四栅极电极、第二源极区和共用漏极区构成第四晶体管。
19.一种半导体大规模集成电路制造方法，包括在绝缘衬底上淀积半导体层，并通过活性离子蚀刻形成平坦的半导体层；在半导体层表面上通过热氧化或者淀积形成栅极绝缘层；淀积栅极电极材料，从而形成nMOSFET栅极电极和pMOSFET栅极电极；对光致抗蚀剂构图，并通过离子注入、固相扩散或汽相扩散来掺杂施主杂质，从而形成n+源极区；对光致抗蚀剂构图，并通过离子注入、固相扩散或汽相扩散来掺杂受主杂质，从而形成p+源极区；以及除去露出的栅极绝缘层，淀积并加热金属材料，从而激活n+源极区和p+源极区，同时，在半导体层的暴露表面上形成金属硅化物区，并除去没有反应形成硅化物的金属材料。
20.根据权利要求19的方法，其中金属硅化物区是硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)、硅化铂(PtSi)或硅化铒(ErSi2)中的任何一个。
全文摘要
本申请公开了一种半导体大规模集成电路及半导体大规模集成电路制造方法。根据不分明，可以在小面积中形成基本逻辑门，并提供高度集成的微观结构。在nMOSFET和pMOSFET中，彼此相对地形成栅极电极，并隔着栅极绝缘层把半导体区夹在中间。nMOSFET和pMOSFET的各漏极区彼此连接。高电位加到pMOSFET的源极区，同时在高和低电位之间的中间电位加到nMOSFET的源极区。从而形成了与非门。在高和低电位之间的中间电位加到pMOSFET的源极区。低电位加到nMOSFET的源极区。从而形成了或非门。
文档编号H01L21/8232GK1828901SQ20061005943
公开日2006年9月6日 申请日期2006年3月2日 优先权日2005年3月2日
发明者松泽一也 申请人:株式会社东芝