专利名称：Mis半导体器件和互补mis半导体器件的制作方法
技术领域：
本发明涉及到包含金属绝缘体半导体(MIS)晶体管的半导体器件。确切地说，本发明涉及到其中MIS晶体管具有由金属构成的栅电极的半导体器件。
背景技术：
为了提高半导体集成电路的性能，必须改善MOS器件亦即提供在电路中的元件的性能。基本上根据按比例缩小，MOS器件的性能已经得到了改善。但近年来由于对微电子技术的各种物理限制，借助于将MOS器件做小来改善其性能，已经变得很困难。
难以改善MOS器件性能的一个原因是多晶硅栅电极中的耗尽。此耗尽抑制了栅绝缘膜厚度的按比例缩小。迄今，借助于减小栅绝缘膜的厚度亦即按比例缩小，已经改善了MOS器件的性能。但由于多晶硅栅电极中的耗尽和存在于MOS器件中的反型层，要减小栅绝缘膜的厚度就变得越来越困难了。在栅氧化物膜厚度小于1nm的这一代技术中，多晶硅栅电极的耗尽电容高达氧化物膜电容的30％。
借助于用金属栅电极取代多晶硅栅电极，能够减小耗尽电容。此金属栅电极必须由其功函数根据MOS器件的导电类型而改变的金属材料构成。已经报道了适用于二种导电类型的MOS器件的栅电极的各种金属材料。它们的功函数相似于多晶硅的功函数(见S.B.Samavedam et al.，Mat.Res.Soc.Symp.Proc.Vol.716(2002)85和C.H.Huang et al.，Int.Electron.Devices Meet.2003，p.319)。依赖于MOS器件的导电类型，这些金属材料的构成元素完全不同。这使得组合有MOS器件的半导体集成电路的制造工艺变得复杂，从而不可避免地提高了电路的制造成本。
如上所述，器件的性能由于多晶硅栅电极中的耗尽而降低了。因此，希望电子密度比多晶硅的电子密度高大约二个数量级的金属电极被用作栅电极，或被提供在栅电极与栅绝缘膜之间的界面处。在这二种情况下，此金属材料必须在n型晶体管中呈现一个功函数而在p型晶体管中呈现另一个功函数，使晶体管可以具有适当的阈值。所要求的功函数很大程度上依赖于此器件是用于高速逻辑电路还是用于低功耗电路。但任何一种金属材料都具有唯一的功函数。因此，一种金属材料必须被用于n型器件，而另一种金属材料必须被用于p型器件。这使得组合有MOS器件的半导体集成电路的制造工艺变得复杂，从而不可避免地提高了电路的制造成本。
发明内容
根据本发明的一种情况，提供了一种MIS半导体器件，它包含半导体衬底；以及p型MIS晶体管，此晶体管被提供在半导体衬底上，且具有包含Ge和选自Ta、V、Nb的一种元素的栅电极。
根据本发明的另一种情况，提供了一种MIS半导体器件，它包含半导体衬底；p型MIS晶体管，此晶体管被提供在半导体衬底上，且具有包含Ge和选自Ta、V、Nb的一种元素的栅电极；以及提供在半导体衬底上的n型MIS晶体管。
根据本发明的再一种情况，提供了一种互补MIS半导体器件，它包含
半导体衬底；形成在半导体衬底上的n型阱层；形成在半导体衬底上的p型阱层；形成在半导体衬底上以便彼此隔离p型阱层与n型阱层的元件隔离绝缘膜；p型MIS晶体管，它包含提供在形成于n型阱层上的栅绝缘膜上的栅电极以及形成在n型阱层中的p型源-漏区，此栅电极由锗化钽构成；以及n型MIS晶体管，它具有提供在形成于p型阱层上的栅绝缘膜上的栅电极以及形成在p型阱层中的n型源-漏区，此n型MIS晶体管的栅电极由硅化钽构成。
图1是剖面图，示意地示出了根据本发明第一实施方案的一种MIS半导体器件；图2曲线示出了在600℃下观察到的锗化钽的栅泄漏电流特性和锗化镍的栅泄漏电流特性；图3示出了用于30nm这一代技术的栅电极的功函数与实验得到的Ta基化合物功函数和Al的功函数之间的关系；图4特性曲线示出了MIS电容器中的平带电压与氧化物膜厚度的关系；图5曲线示出了在不同的热处理温度下，锗化钽呈现的X射线衍射谱；图6是剖面图，示意地示出了第一实施方案的一种变型的结构；图7是剖面图，示意地示出了第一实施方案的另一种变型的结构；图8是剖面图，示意地示出了根据本发明第二实施方案的一种MIS半导体器件的结构；图9是剖面图，示意地示出了第二实施方案的一种变型的结构；图10是剖面图，示意地示出了第二实施方案的另一种变型的结构；图11是剖面图，示意地示出了根据本发明第三实施方案的一种MIS半导体器件的结构；图12是剖面图，示意地示出了第三实施方案的一种变型的结构；图13是剖面图，示意地示出了根据本发明第四实施方案的一种MIS半导体器件的结构；图14是剖面图，示意地示出了第四实施方案的一种变型的结构；图15是剖面图，示意地示出了第四实施方案的另一种变型的结构；图16是剖面图，示意地示出了第四实施方案的再一种变型的结构；图17是剖面图，示意地示出了根据本发明第五实施方案的一种MIS半导体器件的结构；图18是剖面图，示意地示出了第五实施方案的一种变型的结构；图19是剖面图，示意地示出了第五实施方案的另一种变型的结构；图20是剖面图，示意地示出了根据本发明第六实施方案的一种MIS半导体器件的结构；图21是剖面图，示意地示出了第六实施方案的一种变型的结构；图22是剖面图，示意地示出了第六实施方案的另一种变型的结构；图23A-23D是剖面图，示出了根据本发明第七实施方案的MIS半导体器件的制造方法；图24A-24D是剖面图，示出了根据本发明第八实施方案的MIS半导体器件的制造方法；图25A-25D是剖面图，示出了根据本发明第九实施方案的MIS半导体器件的制造方法；图26A-26D是剖面图，示出了根据本发明第十实施方案的MIS半导体器件的制造方法；
图27A-27D是剖面图，示出了根据本发明第十一实施方案的MIS半导体器件的制造方法；图28A-28D是剖面图，示出了根据本发明第十二实施方案的MIS半导体器件的制造方法；图29A-29D是剖面图，示出了根据本发明第十二实施方案的MIS半导体器件的制造方法；图30A-30D是剖面图，示出了根据本发明第十二实施方案的MIS半导体器件的另一制造方法；图31A-31D是剖面图，示出了根据本发明第十三实施方案的MIS半导体器件的另一制造方法；图32是透视图，示意地示出了根据本发明第十四实施方案的FIN型半导体器件的结构；而图33A-33C是透视图，示出了根据本发明第十五实施方案的FIN型半导体器件的制造方法。
具体实施例方式
下面参照附图所示的各个实施方案来详细描述本发明。
(第一实施方案)图1是剖面图，示意地示出了根据本发明第一实施方案的一种MIS半导体器件。
p型杂质区(p型阱)201和n型杂质区(n型阱)301被提供在p型硅衬底10的表面中。区域201和301被氧化硅膜(元件隔离膜)11分隔开。栅绝缘膜202被形成在部分p型阱201上。同样，栅绝缘膜302被形成在部分n型阱301上。栅绝缘膜202和302是普通的热氧化硅膜。其厚度优选为2nm或以下。栅电极203被形成在栅绝缘膜202上。同样，栅电极303被形成在栅绝缘膜302上。栅电极203和303由是为Ta(钽)和Ge(锗)的化合物的锗化钽构成。
希望由栅绝缘膜202与栅电极203构成的栅结构的源和漏之间的距离(亦即栅长度)应该是50nm或以下。同样，希望由栅绝缘膜302与栅电极303构成的栅结构的源和漏之间的距离(亦即栅长度)应该是50nm或以下。
在p型阱201上，形成在n型高浓度杂质区204上的源区和漏区，被提供在栅绝缘膜202的各侧上。硅化镍层205被形成在杂质区204上。硅化镍层205用作接触电极。于是，n型MOS晶体管200就被形成在p型阱201中。
在n型阱301上，形成在p型高浓度杂质区304上的源区和漏区，被提供在栅绝缘膜302的各侧上。硅化镍层305被形成在杂质区304上。硅化镍层305用作接触材料。于是，p型MOS晶体管300就被形成在n型阱301中。在图1中，参考号206和306表示侧壁绝缘膜。
图2示出了锗化钽的栅泄漏电流特性与锗化镍的栅泄漏电流特性的比较。当采用锗化钽时，栅泄漏电流能够比采用锗化镍情况下的栅泄漏电流小大约6个数量级。锗化镍中的泄漏电流来自原子从栅电极的扩散。这意味着锗化钽比任何绝缘膜上的锗化镍更稳定。于是，锗化钽构成的栅电极能够抑制原子从电极的扩散，从而防止器件特性例如电子和空穴迁移率以及工作可靠性的退化。因此，锗化钽有助于提供高性能和高可靠性的CMOS器件。V和Nb可以被用来代替锗化钽中的钽，因为这些元素是与Ta相同族的元素且化学性质相似于Ta。
用如下所述的简单的方法，能够制造其中n型MOS晶体管200与p型MOS晶体管300彼此互补地工作的CMOS器件，提供各种类型的LSI。
在第一实施方案中，n型MOS晶体管200与p型MOS晶体管300彼此互补地工作，从而构成CMOS器件。n型MOS晶体管200与p型MOS晶体管300中的栅电极具有同一种锗化钽。如稍后参照图23要描述的那样，低温热处理下(500℃或以下)形成的锗化钽具有4.6±0.1eV的有效功函数(eff)。此有效功函数是在MOS电容器的电极与绝缘膜之间的界面处的功函数。通常可以从MOS电容器的电容-电压或电流-电压特性来确定此数值。此处被称为“有效功函数”，来区别于任何材料层在其表面处相对于真空所具有的真空功函数。
借助于改变其栅电极的有效功函数eff以及其沟道的杂质浓度，能够控制晶体管的阈值电压。对于用在50nm这一代技术的晶体管，必须精确地控制沟道中的杂质分布，以便抑制短沟道效应。为此目的，希望根据栅电极的有效功函数eff来调节晶体管的阈值电压。如图3所示，50nm这一代技术要求具有不同工作阈值电压的晶体管的各种有效功函数eff。在图3中，HP表示用于分立LSI的一种低阈值高性能的晶体管，LOP表示用于PC的一种工作功率低的功率晶体管，而LSTP表示主要用于移动装置的一种待机功率低的功率晶体管。
形成在普通硅衬底上的晶体管必须具有的有效功函数(eff)，若晶体管是nMOS HP晶体管，是4.1-4.3eV，而若晶体管是pMOS HP晶体管，则是4.9-5.4eV。若晶体管是nMOS LOP晶体管，则有效功函数(eff)是4.2-4.4eV，而若晶体管是pMOS LOP晶体管，则是4.7-4.9eV。若晶体管是nMOS LSTP晶体管，则有效功函数(eff)是4.4-4.6eV，而若晶体管是pMOS LSTP晶体管，则是4.6-4.8eV。为了提供这些类型的晶体管，要求一种能够将函数eff控制在硅禁带端处4-5eV范围内或硅禁带中间(Si mid-gap)附近范围内的技术和材料。
图4示出了从具有由锗化钽构成的栅电极的MOS电容器的平带电压对氧化物膜厚度的关系所确定的有效功函数(eff)，以及示出了栅电极的形成温度。借助于依次形成Ge膜和Ta膜，然后对这些膜进行加热，使之经受固相反应，来形成此栅电极。Ta膜对Ge膜的厚度比为1∶2。锗化钽膜的函数eff能够被容易地控制。若在较低温下形成栅电极，则eff＝4.6±0.1eV。若在400℃或以上形成栅电极，则有效功函数改变成5.1±0.1eV。
这是因为如从图5可见，锗化钽在比较低的温度下呈现一种结晶性，而在比较高的温度下呈现另一种结晶性。如图5所示，在低温(400℃)下形成的TaGe2层相对于绝缘膜呈现显著的取向，在其(102)面处接触绝缘膜。由于原子密度在接触绝缘膜的(102)面处比较低，故有效功函数eff比较小。相反，在高温(600℃或以上)下形成的TaGe2层相对于绝缘膜几乎不呈现取向性。不仅形成TaGe2，而且也形成TaGe3。此层由不沿特定方向取向的细小晶粒构成。结果，有效功函数就增大。
于是，仅仅利用一种材料亦即锗化钽并控制材料形成的温度，就能够容易地得到范围为硅禁带中间到硅价带边缘的有效功函数eff。如稍后要描述的那样，结合本方法，这一优点大幅度简化了制造CMOS器件的方法。如硅化物的有效功函数那样，借助于将是为Ge中的掺杂剂的杂质元素(B、As、P、Sb、S、Al、In)引入到界面，能够容易地调制锗化物的有效功函数eff。但与硅化物不同，即使B被引入到界面，锗化物的有效功函数被减小。但其有效功函数eff最多能够被调制到4eV。有效功函数eff被调制到多少，决定于杂质在界面处的分凝量。亦即，由杂质分凝得到的有效功函数eff的调制机制不同于锗化物层取向所实现的有效功函数eff调制。
由杂质分凝得到的eff调制提供了一个优点，而由层取向得到的eff调制提供了另一个优点。因此，若杂质分凝和层取向二者都被执行，则能够在超出图3所示的范围内调制有效功函数eff。
在图1所示的第一实施方案中，不管器件的导电类型如何，栅电极由(102)取向的TaGe2构成。因此，此实施方案能够提供其晶体管具有适合于LSTP晶体管的阈值的CMOS器件。
图6是剖面图，示意地示出了第一实施方案的一种变型的结构。此变型在基本结构方面完全相同于第一实施方案。其不同仅仅分别在于n型MOS与p型MOS晶体管的栅电极213与313的材料。更确切地说，此材料亦即锗化钽包含氮(N)。
就电负性而言，氮非常不同于Ta。因而牢固地与Ta组合，改善了锗化钽的热稳定性。由包含N的锗化钽构成的任何电极即使在大约1050℃下被热处理之后，也能够保持其稳定的结构。因而能够用与目前形成多晶硅电极相同的方法来形成此电极。换言之，在形成栅电极之后激活源和漏的常规方法能够被采用而无须任何变型。由于若氮被加入到锗化钽则电极的晶粒变小，故单位面积的锗化钽的有效功函数eff更为均匀，而不管各个晶粒表面条件的影响如何。这使得更容易控制晶体管的阈值。尽管如此，氮的加入使电极变非晶，不可避免地增大了电极的电阻。考虑到此，希望加入的氮为50％或以下。此处，表示组分比的百分比[％]意味着原子百分比[原子％]。虽然没有结合其它实施方案及其变型进行讨论，但在以下要描述的其它实施方案及其变型中，氮的加入得到了相同的优点。
图7是剖面图，示意地示出了第一实施方案的另一变型的结构。除了用p型Ge衬底110代替p型硅衬底10之外，此变型完全相同于第一实施方案(图1)。如图7所示，p型杂质区(p型阱)211和n型杂质区(n型阱)311被提供在p型Ge衬底110的表面中。区域211和311被元件隔离膜111分隔开。如在图1的实施方案中那样，n型MOS晶体管和p型MOS晶体管被形成，分别具有由锗化钽构成的栅电极203和303。n型MOS晶体管和p型MOS晶体管构成了CMOS器件。注意，元件隔离膜111由GeON构成。
在图7的变型中，可以在用来激活Ge的温度(低达大约500℃)下执行用来制作晶体管的热处理。此热处理具有与是为栅电极材料的锗化钽良好的工艺兼容性。因此，图7的制造器件的方法能够比图1所示制造器件的方法更简单。
在第一实施方案中，提供在各个晶体管源-漏区处的扩散层上的接触，由硅化镍构成。此接触也可以由呈现金属性质的V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er等的硅化物构成。在稍后要描述的本发明的其它实施方案中，硅化镍被用作接触材料。尽管如此，此接触当然可以由任何其它的硅化镍构成，除非另有规定。此接触可以由提供这一代器件所要求的适当电阻和适当结深度的任何金属构成。
在第一实施方案中，栅绝缘膜202和302是氧化硅膜。可以用介电常数比氧化硅膜更高的绝缘膜(高介电常数绝缘膜)来代替氧化硅膜。更具体地说是Si3N4、Al2O3、Ta2O5、TiO2、La2O5、CeO2、ZrO2、HfO2、SrTiO3、Pr2O3等。诸如Zr的硅酸盐和Hf的硅酸盐之类的材料，都是包含金属离子的氧化硅，可以被用作栅绝缘膜202和302。而且，这些材料的组合也可以用作栅绝缘膜202和302的材料。一种材料可以被选自这些选项，并按各代晶体管的需要而被使用。在稍后要描述的实施方案中，氧化硅膜也被用作栅绝缘膜。尽管如此，当然可以用高介电常数绝缘膜来代替它们，除非另有规定。
在第一实施方案中，栅电极由锗化钽构成。这方便了器件的制造，并提供了器件所要求的有效功函数(eff)。氮加入到锗化钽还提高了锗化钽的稳定性，并使晶粒更小，从而提高了有效功函数(eff)的均匀性。这有助于改善器件元件的可靠性和性能。
在下面要描述的各个实施方案中，都是CMOS器件，其中，n型MOS晶体管和p型MOS彼此互补工作。尽管如此，这些实施方案也可以不是CMOS器件。即使在这种情况下，锗化钽的稳定性也能够提高非CMOS器件的性能和可靠性。
(第二实施方案)图8是剖面图，示意地示出了根据本发明第二实施方案的MIS半导体器件的结构。用相同的参考号来表示完全相同于图1所示的各个构成部分，其详细描述从略。
在第二实施方案中，氧化硅膜(埋置的绝缘膜)12被形成在p型硅衬底10上。将成为MOS晶体管的有源区的单晶硅层13被形成在氧化硅膜12上。膜12和硅层13构成一个绝缘体上硅(SOI)衬底。将成为有源区的单晶硅层13的厚度优选为5-10nm。n型MOS晶体管和p型MOS被形成在SOI衬底上。这些MOS晶体管分别具有栅电极203和栅电极303。如在图1所示的器件中那样，栅电极203和303由沿(102)方向取向的锗化钽构成。这些MOS晶体管构成了CMOS器件(亦即SOI器件)。
在第二实施方案中，所有沟道都被耗尽。于是，晶体管是所谓的完全耗尽SOI-MOS晶体管。在任何完全耗尽的MOS器件中，沟道区都具有低的杂质浓度。因而难以借助于改变沟道区的杂质浓度来控制器件的阈值。更为糟糕的是，由多晶硅构成的栅电极提供了负的阈值，从而完全无法控制元件的阈值。因此，与形成在普通硅衬底上的任何晶体管(体器件)相比，更加需要借助于改变多晶硅栅电极的有效功函数eff来调节阈值。
若器件是nMOS器件，则完全耗尽的器件所要求的栅电极的有效功函数eff是4.4-4.6eV，而若器件是pMOS器件，则有效功函数eff是4.6-4.8eV。任何LOP器件的栅电极必须具有有4.5-4.7eV的效功函数eff，而不管此LOP器件是nMOS还是pMOS器件。若是nMOS器件，则LSTP器件必须具有有4.7-4.9eV的效功函数eff，而若是pMOS器件，则LSTP器件必须具有有4.3-4.5eV的效功函数eff。
图8所示的栅电极203和303具有LOP晶体管的SOI器件中所要求的阈值电压。在具有SOI衬底的器件的制造中，能够如在体器件制造中那样简化TaGex(0＜x＜3)的CMOS元件的制作工艺。
图9是剖面图，示意地示出了第二实施方案的一种变型的结构。在此变型中，图8所示的栅电极形状被应用于肖特基MOS晶体管。肖特基晶体管具有等效于源-漏区的金属层。如图9所示，金属层215和315分别代替了n型高浓度杂质区204和p型高浓度杂质区304。
在nMOS晶体管中，因为稀土金属及其硅化物对电子具有低的肖特基势垒，故此金属层可以由稀土金属或其硅化物构成，此稀土金属的代表性例子是Er。在pMOS晶体管中，此金属层可以由诸如Pt之类的贵金属的硅化物构成，因为贵金属的硅化物对空穴具有低的肖特基势垒。在硅化物反应过程中发生的扫雪现象可以被用来在金属/硅界面处分凝高浓度的P、As、或B，从而形成分凝的肖特基结构。此结构有效地降低了肖特基势垒的高度。能足以使用该代器件所需要的源-漏区和接触结构。
这些栅电极的结构与第一实施方案的完全相同。其得到的优点相同于第一实施方案。倘若结构仍然在第二实施方案中范围内，这些晶体管的其它元件可以具有就器件和这一代技术的使用而言是最佳的结构。
图9的变型具有SOI结构，用来抑制衬底与源-漏区之间结处的泄漏电流。不言自明，此器件形状能够被应用于以SOI晶体管为代表的完全耗尽晶体管以及以FIN-FET为代表的三维器件。
图10是剖面图，示意地示出了第二实施方案的另一变型的结构。此变型以绝缘体上锗(GOI)衬底来代替SOI衬底。第一实施方案的电极结构被提供在GOI衬底上。
更具体地说，氧化硅膜(埋置的绝缘膜)12被形成在p型硅衬底10上。将成为MOS晶体管有源区的单晶锗层113，被形成在氧化硅膜12上。膜12和硅层113构成GOI结构。将成为有源区的单晶锗层113的厚度优选为5-10nm。n型MOS晶体管和p型MOS晶体管被形成在GOI衬底上。这些MOS晶体管分别具有栅电极203和栅电极303。如在图1所示器件中那样，栅电极203和303由沿(102)方向取向的锗化钽构成。这些MOS晶体管构成了CMOS器件(亦即GOI器件)。注意，元件隔离膜111由GeON构成。
在图10的变型中，可以在锗的激活温度(低达大约500℃)下执行形成晶体管的热处理。此热处理与是为栅电极材料的锗化钽具有良好的工艺兼容性。因此，与图8所示的制造方法相比，图10的器件制造方法能够更为简单。
(第三实施方案)图11是剖面图，示意地示出了根据本发明第三实施方案的MIS半导体器件的结构。用相同的参考号来表示完全相同于图1所示的各个构成部分，其详细描述从略。
第三实施方案不同于第一实施方案之处仅仅在于栅电极的结构。在任何其它结构方面，本实施方案相同于第一实施方案。
如在第一实施方案中那样(图1)，p型阱201和n型阱301被提供在p型硅衬底10的表面中。栅绝缘膜202被形成在部分p型阱201上，同样，栅绝缘膜302被形成在部分n型阱301上。
栅电极223被形成在栅绝缘膜202上，而栅电极323被形成在栅绝缘膜302上。栅电极223和323具有由下层和上层构成的双层结构。分别与栅绝缘膜202和302接触的下层223a和323a，由硅锗化钽Ta(SiGe)或锗化钽构成。包含在硅锗化钽或锗化钽中的锗对硅的比率为80％或以上。上层223b和323b由硅化钽或硅锗化钽构成，其中锗对硅的比率为50％或以下。
在第三实施方案中，各与栅绝缘膜形成界面的栅电极层223a和323a，由沿(102)方向取向的硅锗化钽Ta(SiGe)(锗大于80％)或锗化钽TaGe2构成。栅电极层223a和323a赋予器件的优点相似于在第一实施方案中得到的优点。根据第三实施方案的器件是LSTP晶体管的最佳结构。包含大约50％的锗并在600℃或以上的高温下形成的任何TaGe2层，几乎不呈现取向性。这使得有可能借助于锗的组分而将TaSi2的有效功函数eff从4.2eV调制到5.0eV。增添了结合第一实施方案所述的优点，从而在更广阔的范围内调制了有效功函数eff。因此，第三实施方案能够被应用于更多类型的器件，并能够扩大这些器件的阈值范围。
图12是剖面图，示意地示出了第三实施方案的一种变型的结构。此变型是一种具有根据第三实施方案的栅电极的SOI器件。此变型得到了与第三实施方案相同的优点。其器件结构适合于LOP晶体管。
(第四实施方案)图13是剖面图，示意地示出了一种MIS半导体器件亦即本发明第四实施方案的结构。用相同的参考号来表示完全相同于图1所示的各个构成部分，其详细描述从略。
第四实施方案不同于第一实施方案之处仅仅在于栅电极的材料。在任何其它方面，本实施方案相同于第一实施方案。
提供在p型阱201上的栅电极233由硅化钽构成。相反，提供在n型阱301上的栅电极383由锗化钽构成。栅电极383已经通过600℃或以上的热处理被形成，且不呈现取向性。
在第四实施方案中，nMOS晶体管与pMOS晶体管的栅电极材料不同。(一种晶体管的栅电极由硅化钽构成，而另一种晶体管的栅电极由锗化钽构成)。在本实施方案中，硅化钽具有4.2eV的有效功函数eff，而锗化钽具有5.1eV的有效功函数eff。如结合第一实施方案所述的那样，这些有效功函数eff是HP器件所要求的。
具有图13的结构的根据第四实施方案的晶体管如根据第一实施方案的器件那样，是高性能和高可靠性的器件。如在第一实施方案中那样，杂质被引入到各个晶体管的栅电极与栅绝缘膜之间的界面处。能够在图3中箭头所示的范围内调整有效功函数eff。于是，第四实施方案也能够提供LOP器件所要求的有效功函数eff。
图14是剖面图，示意地示出了第四实施方案的一种变型的结构。如在图13的结构中那样，栅电极由锗化钽或硅化钽构成。至少一种导电类型的器件的栅电极包含1％或以上的氮。例如，提供在p型阱201上的栅电极243由TaSixNy构成，而提供在n型阱301上的栅电极313由TaGexNy构成(0＜y＜0.5)。此衬底是SOI衬底。在此变型中，氮(N)的加入使晶粒更小，提高了单位面积的有效功函数(eff)均匀性，而不管各个晶粒表面条件的影响如何。这使得更容易控制二种晶体管的阈值。而且，氮的加入提高了栅电极243和313的抗热性。因而能够以目前形成多晶硅电极的方式来形成栅电极243和313。这最终降低了器件的开发成本和制造成本。
图15是剖面图，示意地示出了第四实施方案的另一种变型的结构。此变型是应用了第四实施方案的电极结构且加入了硼的一种SOI器件。更确切地说，硼(B)被加入在硅化钽层(一个栅电极)与一个栅绝缘膜之间的界面处以及锗化钽层(另一个栅电极)与另一个栅绝缘膜之间的界面处。例如，提供在p型阱201上的栅电极253由包含硼的硅化钽构成，而提供在n型阱301上的栅电极363由包含硼的锗化钽构成。栅电极253和363分别具有4.4eV的有效功函数eff和4.8eV的有效功函数eff。得到的晶体管能够具有如此低的阈值，以至于能够作为高速(HP)晶体管而工作。
图16是剖面图，示意地示出了第四实施方案的再一种变型的结构。此变型不同于图15的变型之处在于就导电类型(亦即p型或n型)而言，各栅电极彼此对换。亦即，提供在p型阱201上的栅电极263由包含硼的锗化钽构成，而提供在n型阱301上的栅电极353由包含硼的硅化钽构成。仅仅栅电极之间的对换，就能够提供LSTP晶体管。若衬底也是SOI结构，则氮(N)的加入达到了与图14所示的变型中加入氮(N)所得相同的优点。第四实施方案的3种变型能够以任何可能的方式进行组合来提供半导体器件。
(第五实施方案)图17是剖面图，示意地示出了根据本发明第五实施方案的一种MIS半导体器件的结构。用相同的参考号来表示完全相同于图1所示的各个构成部分，其详细描述从略。
第五实施方案与第一实施方案(图1)的栅电极结构不同。在任何其它方面，本实施方案相同于第一实施方案。
如图17所示，提供在p型阱201上的栅电极233由硅化钽构成。另一方面，提供在n型阱301上的栅电极373是由下层373a和上层373b构成的双层结构。与栅绝缘膜302接触的下层373a由硅锗化钽Ta(SiGe)或锗化钽构成。下层373a相对于硅包含80％或以上的锗。上层373b由硅化钽或相对于硅包含50％或以下的锗的硅锗化钽构成。
在第五实施方案中，pMOS晶体管中与栅绝缘膜接触的那部分栅电极，由锗化钽或硅锗化钽(锗大于80％)构成，而nMOS晶体管中与栅绝缘膜接触的栅电极部分，由硅化钽构成。在这方面，第五实施方案实际上完全相同于图13所示的第四实施方案。因此，第五实施方案能够被应用于其中各个晶体管要求与图13所示结构的晶体管相同的阈值电压的任何器件。因此，第五实施方案达到了相同于第四实施方案的优点。如将要结合本发明制造其它实施方案的方法而详细描述的那样，与第四实施方案(图13)相比，第五实施方案能够更容易地制造。因此，第五实施方案能够以更低的成本被开发，因而就结构而言比第四实施方案更可取。
图18和19是剖面图，分别示意地示出了第五实施方案的二种变型。图18示出了具有SOI结构的一种变型。图18的结构能够提供具有能够以高速(HP)晶体管工作的阈值电压的晶体管。除了就导电类型(亦即p型和n型)而言栅电极彼此对换之外，图19示出了完全相同于图18的变型。如图19所示，提供在p型阱201上的栅电极273是由下层273a和上层273b构成的一种双层结构。下层273a由硅锗化钽(锗大于等于80％)或锗化钽构成。上层273b由硅化钽或硅锗化物(锗小于等50％)构成。提供在n型阱301上的栅电极333由硅化钽构成。
若如这种情况那样LSTP晶体管被形成在SOI器件中，则它们的栅电极需要具有普通p型MIS晶体管的栅电极所具有的那样的功函数。于是，仅仅借助于就导电类型而言(p和n)对换二种晶体管的栅电极，就能够提供LSTP晶体管。第五实施方案的图18和19的变型能够与第一实施方案一样可靠而快速工作。
(第六实施方案)图20是剖面图，示意地示出了根据本发明第六实施方案的一种MIS半导体器件的结构。用相同的参考号来表示完全相同于图1所示的各个构成部分，其详细描述从略。
第六实施方案与第一实施方案(图1)的不同之处仅仅在于栅电极的材料。在任何其它方面，本实施方案相同于第一实施方案。
提供在p型阱201上的栅电极283由铝构成。提供在n型阱301上的栅电极383由通过600℃或以上温度下进行的热处理而形成的锗化钽构成。
在第六实施方案中用作栅电极283材料的铝，具有4.1-4.3范围内的有效功函数eff。因此，对于任何HP晶体管的栅电极而言，栅电极283的有效功函数eff是可取的。铝的电阻率是2.65μΩcm，大大低于硅化钽的电阻率(大于10μΩcm)。这使得有可能制造比第一实施方案工作得甚至更快的CMOS器件。
借助于将铝淀积在多晶硅层上，并在相同于形成TaGex层的温度下执行热处理，来形成铝电极。利用以硅替换铝的效果，能够提供铝电极。于是，若pMOS晶体管的栅电极由锗化钽形成，则能够同时分别为pMOS晶体管和nMOS晶体管形成二种栅电极。这就方便了制造工艺。此外，由于能够通过在低于现有方法形成多晶硅电极的温度(大约1000℃)的温度(大约600℃)下的热处理而形成铝电极，故能够提供与第一实施方案同样可靠的器件。
可以用TaB代替铝。TaB的有效功函数eff为4.3-4.4eV，如图3所示，比铝(Al)更接近硅的禁带中心。因此，TaB能够被用于等效于LSTP器件的nMIS晶体管。在SOI器件中，TaB能够被用于HP nMOS晶体管和LSTP pMOS晶体管。由于具有大约3000℃的熔点，TaB完全能够承受用来激活晶体管源-漏区的热处理。可以采用常规的方法，其中在源/漏掺杂剂激活之前形成栅。
图21和22是剖面图，分别示意地示出了第六实施方案的二种变型的结构。图21示出了一种CMOS器件，其中用由铝层293a和硅层293b构成的双层结构代替了图20所示的nMOS晶体管的栅电极283。若硅层293b在形成铝层293a之后仍然未被清除，则此变型将完全相同于第六实施方案(图20)。图21的变型具有相同于图20的第六实施方案的特性和优点。
图22所示的变型具有SOI衬底。在此变型中，pMOS晶体管具有结构与图21所示nMOS晶体管相同的栅电极393，而nMOS晶体管具有结构与图19所示nMOS晶体管相同的栅电极273。
更具体地说，nMOS晶体管的栅电极273是一种由下层273a和上层273b构成的双层结构。下层273a由硅锗化钽、Ta(SiGe)或锗化钽构成，并相对于硅包含80％或以上的锗。上层273b由硅化钽或相对于硅包含小于等于50％的锗的硅锗化钽构成。PMOS晶体管的栅电极393也是双层结构。此双层结构由下层393a和上层393b构成。与栅绝缘膜302接触的下层393a由铝构成，而上层393b由硅锗构成。
为了在栅电极上形成铝层，可以使栅电极成为多晶锗或硅锗而不是多晶硅，然后将铝层形成在多晶锗或硅锗的栅电极上。于是，多晶锗或硅锗代替了铝。在pMOS晶体管中，栅电极可以如图21的变型中那样是TaGex构成的单层，从而得到相同于图21变型的优点。
在图22所示的变型中，在形成栅电极之前，可以为pMOS晶体管和nMOS晶体管形成锗或硅锗的模拟电极。在此情况下，锗能够顺利地代替铝。这方便了图20所示根据第六实施方案的器件的制造工艺。
(第七实施方案)图23A-23D是剖面图，示出了图8所示MIS型半导体器件的制造方法。
首先，如图23A所示制备SOI衬底。此SOI衬底包含键合在一起的p型硅衬底10、氧化硅膜(埋置的绝缘膜)12、以及单晶硅层13。可以用局部氧化、浅沟槽工艺、或借助于形成台面结构，来完成元件隔离。然后，将离子注入到SOI顶层中，形成p型杂质区(p型阱)201和n型杂质区(n型阱)301。然后，氧化硅膜402被分别形成在阱201和301上。然后进行CVD，将多晶锗膜401淀积在SOI衬底的整个表面上。
如图23B所示，用光刻方法执行图形化。然后对此结构进行各向异性腐蚀，形成各个栅部分。更确切地说，多晶锗膜401和氧化硅膜402被加工成电极图形。结果，位于p型阱201上的氧化硅膜402部分形成了栅绝缘膜202，而位于n型阱301上的另一氧化硅膜部分形成了栅绝缘膜302。
如图23C所示，砷(As)和硼(B)被离子注入，从而形成nMOS晶体管的源-漏区204以及pMOS晶体管的源-漏区304。在为激活源-漏区204和304而执行的热处理过程中，由W构成的帽层保护了栅中的锗。利用选择性外延生长方法，可以在较低的温度下形成源-漏扩散层，能够抑制短沟道效应。在选择性外延生长过程中，可以引入杂质。
随后，形成侧壁绝缘膜206和306，使栅电极与源-漏区绝缘。硅化镍层205和305分别被形成作为源-漏区204和304的接触层。执行CVD来淀积厚度大于栅电极的氧化硅膜403。进行化学机械抛光(CMP)，使栅电极的顶部暴露。然后，用溅射方法形成钽膜405。钽膜405厚得足以使锗层401可以改变为锗化物层。用溅射方法，在钽膜405上形成作为用来防止氧化的保护膜的钨膜407。希望钽膜405的厚度大约为锗电极厚度的一半。
然后，在500℃或以下的温度下进行热处理。除去钽膜405和钨膜407中未反应的那些部分。从而得到一种结构，此结构具有由TaGe2构成且沿(102)方向取向的栅电极203和303。
在本方法中，在低温下执行用来形成栅电极的热处理，Ta氧化物Ta2O5的形成能的绝对值因而小于氧化硅膜或包含Hf、La、或Zr的高介电常数膜的形成能。因此，绝缘膜不被浸蚀。从而能够提供高可靠性的器件。钽在二氧化硅中的扩散系数比当前可得到的存在于栅电极中的金属元素镍的扩散系数大约小2个数量级。于是有可能抑制原子扩散到沟道中，从而不使器件的电学特性退化。
如上所述，借助于将各种层键合到一起来制作用于本实施方案的SOI衬底。但此SOI衬底可以用借助于用注入的氧进行隔离(SIMOX)而制备的SOI衬底或借助于外延层转移而制备的SOI衬底来代替。下面要描述的其它各个实施方案采用了借助于键合各个层而形成的SOI衬底。尽管如此，任何其它类型的SOI衬底都可以被用于其它的实施方案，除非另有说明。
(第八实施方案)图24A-24D是剖面图，示出了图12所示MIS型半导体器件的制造方法。
利用相同于参照图23A所述的方法，制备了SOI衬底。p型阱201、n型阱301、元件隔离膜11、以及待要用作栅绝缘膜的氧化硅膜402，被形成在SOI衬底中或SOI衬底上。然后，如图24A所示，执行CVD，将多晶硅锗膜411淀积在衬底的整个表面上。希望硅锗膜411包含60％或以下的锗。
接着，如图24B所示，用光刻方法执行图形化。然后，对此结构进行各向异性腐蚀，形成各个栅部分。更确切地说，多晶硅锗膜411和氧化硅膜402被加工成栅电极图形。
如图24C所示，砷被离子注入，从而形成nMOS晶体管的源-漏区204，并离子注入硼，形成pMOS晶体管的源-漏区304。在执行热处理以激活源-漏区204和304的过程中，钨构成的帽层保护了栅中的硅锗。若多晶硅锗层411包含足够数量的锗，或源-漏区应该由硅锗构成，则无须形成钨保护膜。这是因为锗的熔点低于硅的熔点且能够在低于在硅层中激活杂质的温度下在硅锗层411中激活杂质。随后，以相同于图23C所示的方式，形成侧壁绝缘膜206和306以及硅化镍层205和305。氧化硅膜403被淀积。CMP被进行，使栅电极的顶部暴露。然后，用溅射方法形成钽膜405。
然后在500℃或以下进行热处理。除去钽膜405和钨膜407中未反应的那些部分。在此热处理过程中，由于TaSix比TaGex更稳定，故钽容易地与硅锗中的硅发生反应。未反应的锗被排挤到反应界面。与栅绝缘膜的界面处的锗含量比形成硅锗膜时的锗含量更高。TaSiGe(锗大于80％)或锗化钽被形成在与栅绝缘膜的界面附近。因此，栅电极是由上层和下层构成的双层结构。上层由较少包含锗的硅化物层或Ta(SiGe)(锗小于50％)构成。下层由包含80％或以上的锗的Ta(SiGe)x或TaGex构成。于是，本方法能够提供具有图12所示结构的器件。
(第九实施方案)图25A-25D是剖面图，示出了图12所示结构的MIS型半导体器件的制造方法。
借助于执行相同于图23A的工艺，p型阱201、n型阱301、由氧化硅构成的元件隔离膜11、以及用作栅绝缘膜的氧化硅膜402，被形成在SOI衬底中或SOI衬底上。然后，如图25A所示，执行CVD，将多晶硅膜421淀积在SOI衬底的整个表面上。
如图25B所示，用光刻方法执行图形化。然后，对此结构进行各向异性腐蚀，形成各个栅部分。亦即，多晶硅膜421和氧化物膜402被加工成栅电极图形。然后，砷被离子注入，从而形成nMOS晶体管的源-漏区204，并离子注入硼，形成pMOS晶体管的源-漏区304。然后，以相同于图23C所示的方式，形成侧壁绝缘膜206和306以及硅化镍层205和305。氧化硅膜403被淀积。然后使栅电极的顶部暴露。
在此情况下，锗被离子注入，从而将30％或以上的锗引入到栅电极的上部中。由多晶硅构成的栅电极上部变成多晶硅锗层。
接着，如图25C所示，用溅射方法，钽膜405被形成在衬底的整个表面上，且钨膜407被形成在钽膜405上。
在500℃或以下进行热处理。除去钽膜405和钨膜407中未反应的那些部分。在此热处理过程中，如图24D所示，锗被排挤到反应界面，并被逐渐反应。在与栅绝缘膜的界面处的锗含量变得比形成硅锗膜时的锗含量更高，提高到80％或以上。Ta(SiGe)x(锗大于80％)或TaGex被形成在与栅绝缘膜的界面附近。结果，栅电极是由上层和下层构成的双层结构。上层由较少包含锗的硅化钽层构成。下层由相对于硅包含80％或以上的锗的Ta(SiGe)x、TaGex、或TaSiGex构成。
在此方法中，即使源-漏区由硅构成时，在激活栅电极中的锗时也不需要钨保护膜。制造器件的方法被进一步简化了。
(第十实施方案)图26A-26D是剖面图，示出了图12所示MIS型半导体器件的制造方法。
借助于执行相同于图23A所示的工艺，p型阱201、n型阱301、由氧化硅构成的元件隔离膜11、以及用作栅绝缘膜的氧化硅膜402，被形成在SOI衬底中和SOI衬底上。氧化锗膜422被形成在氧化硅膜402上。可以将氮引入到氧化锗膜422中。然后，执行CVD，将多晶硅膜421淀积在衬底的整个表面上。
如图26B所示，用光刻方法执行图形化。然后，对此结构进行各向异性腐蚀，形成各个栅部分。亦即，阱201和301的多晶硅膜421、氧化锗膜422、以及氧化硅膜402，被加工成栅电极图形。
如图26C所示，砷被离子注入，从而形成nMOS晶体管的源-漏区204，并离子注入硼，形成pMOS晶体管的源-漏区304。然后，以相同于图23C所示的方式，形成侧壁绝缘膜206和306以及硅化镍层205和305。氧化硅膜403被淀积。然后使栅电极的顶部暴露。随后，用溅射方法，钽膜405被形成在衬底的整个表面上，且钨膜407被形成在钽膜405上。
如图26D所示，在500℃或以下进行热处理。除去钽膜405和钨膜407中未反应的那些部分。当膜405和407的所述部分被清除时，由硅构成的栅上部改变成硅化钽。比锗化钽更不稳定的在与栅绝缘膜的界面处的氧化锗层，形成了TaGex。此时，氧化锗中的氧进入下部栅绝缘膜中，在栅电极与栅绝缘膜之间的界面(上部界面)处和栅绝缘膜与硅沟道之间的界面(下部界面)处形成氧化硅。结果，栅电极变成由上层和下层构成的双层结构。上层由硅化钽构成，而下层由锗化钽构成。因而能够提供图12所示结构的MIS型半导体器件。
(第十一实施方案)图27A-27D是剖面图，示出了图13所示MIS型半导体器件的制造方法。尽管如此，此器件不同于图13的器件之处在于衬底是SOI衬底。
首先，如图27A所示，借助于执行相同于图23A所示的工艺，p型阱201、n型阱301、由氧化硅构成的元件隔离膜11、以及用作栅绝缘膜的氧化硅膜402，被形成在SOI衬底中和SOI衬底上。然后，执行CVD和光刻，形成p型阱201上的硅层431和n型阱301上的锗层432。
如图27B所示，用光刻方法执行图形化。然后，对此结构进行各向异性腐蚀，形成各个栅部分。亦即，硅层431和氧化硅膜402被加工成p型阱201的栅电极图形，而锗层432和氧化硅膜402被加工成n型阱301的栅电极图形。
如图27C所示，砷被离子注入，从而形成nMOS晶体管的源-漏区204，并离子注入硼，形成pMOS晶体管的源-漏区304。在离子注入过程中，钨层保护了p型MOS晶体管区的上部。然后，形成侧壁绝缘膜206和306以及硅化镍层205和305。氧化硅膜403被淀积。栅电极的顶部于是被暴露。随后，用溅射方法，在衬底的整个表面上形成钽膜405，并在钽膜405上形成钨膜407。
在500℃或以下进行热处理。如图27D所示，除去钽膜405和钨膜407中未反应的那些部分。既然膜405和407的所述部分已经被清除，硅化钽构成的栅电极233就被形成在nMOS晶体管区上，且锗化钽构成的栅电极383被形成在pMOS晶体管区上。结果就得到图13的结构。
(第十二实施方案)图28A-28D是剖面图，示出了图18所示MIS型半导体器件的制造方法。
除了多晶硅锗层433被形成来代替锗层432之外，图28A-28C所示的各个步骤基本上完全相同于图27A-27C所示的各个步骤。
在500℃或以下对图28C所示的结构进行热处理。然后，如图28D所示，除去钽膜405和钨膜407中未反应的那些部分。既然膜405和407的所述部分已经被清除，硅化钽构成的栅电极233就被形成在nMOS晶体管区上，且锗化钽构成的栅电极373亦即双层结构(层373a和373b)被形成在pMOS晶体管区上。结果就得到图18的结构。
图29A-29D是剖面图，示出了图18所示MIS型半导体器件的另一制造方法。
在此方法中，不同于如图28A中所示，如图29A所示，硅层421被形成在衬底的整个表面上。如图29B所示，用抗蚀剂掩模441，使位于p型阱201上的硅层部分被掩蔽。然后锗离子被注入到位于n型阱201上的硅层421部分中。然后进行与图28B和28C完全相同的各个步骤。从而得到图18的结构。
图30A-30D是剖面图，示出了图18所示MIS型半导体器件的再一制造方法。在此方法中，如图30A所示，氧化锗膜422被形成在都提供在n型阱301上的硅层431与氧化硅膜402之间。然后进行与图28B和28C完全相同的各个步骤。从而得到图18的结构。
(第十三实施方案)图31A-31D是剖面图，示出了图20所示MIS型半导体器件的制造方法。
如图31A所示，借助于执行相同于图23A所示的工艺，p型阱201、n型阱301、由氧化硅构成的元件隔离膜11、以及用作栅绝缘膜的氧化硅膜402，被形成在SOI衬底中和SOI衬底上。氧化锗膜422被形成在氧化硅膜402上。然后，执行CVD，将多晶硅膜431淀积在p型阱区201上，并将锗层432淀积在n型阱区301上。
接着，如图31B所示，用光刻方法执行图形化。然后，对此结构进行各向异性腐蚀，形成各个栅部分。结果，硅栅电极被形成在p型阱201上，而锗栅电极被形成在n型阱301上。
如图31C所示，砷被离子注入，从而形成nMOS晶体管的源-漏区204，并离子注入硼，形成pMOS晶体管的源-漏区304。然后，以相同于图23C所示的方式，形成侧壁绝缘膜206和306以及硅化镍层205和305。氧化硅膜403被淀积。栅电极的顶部于是被暴露。随后，用溅射方法，在p型阱区201上形成铝膜445，并用溅射方法，在n型阱区301上形成钽膜405。膜445和405可以具有对实现与栅电极的反应或替换最佳的厚度。例如，若栅电极的高度为60nm，则钽膜和铝膜的厚度都是30-50nm。于是能够提供所希望的结构。钨膜407被形成在膜405和445上，防止了氧化。为了促进后续热处理中的反应，可以在铝膜445上形成由Ti或TiN构成的帽层。
接着，如图31D所示，在600℃下进行热处理。提供在p型阱区201上的硅栅电极的上部(铝)和下部(硅)被彼此对换，在与栅绝缘膜的界面附近形成铝栅电极283。同时，n型阱区301上的锗栅电极383经历了与钽的固相反应，形成锗化钽。用化学腐蚀方法清除未被反应的金属层和硅上层或与Ti帽层反应的硅化钛层。结果就得到图20的结构。若所用的腐蚀剂无法溶解硅或TiSi2，则仅仅清除未被反应的钛和钨。在此情况下就提供了图21的结构。
(第十四实施方案)图32是透视图，示意地示出了根据本发明第十四实施方案的一种FIN型半导体器件的结构。
氧化硅膜(埋置的绝缘膜)12被形成在p型硅衬底10上。构成晶体管源-漏区的Fin结构被形成在氧化硅膜上。此Fin结构是由硅层和氮化硅层构成的双层结构。更具体地说，由p型单晶硅层501a(下层)和氮化硅层504(上层)构成的双层结构，被提供在nMOS晶体管区内。由n型单晶硅层601和氮化硅层604构成的双层结构，被提供在pMOS晶体管区内。此Fin结构可以具有氮化硅膜之外的绝缘膜。或者可以是不具有绝缘膜的单层结构。
栅电极503和603跨越Fin结构而延伸。氧化硅膜被形成作为电极503与Fin结构之间界面处的栅绝缘膜502。同样，氧化硅膜被形成作为电极603与Fin结构之间界面处的栅绝缘膜602。这种结构就是在Fin部分二侧具有沟道的所谓双栅MOS晶体管。若Fin结构具有单晶硅层，则Fin部分的上部将成为沟道区。在此情况下就提供了三栅MOS晶体管。
栅电极503和603由沿(102)方向或垂直于栅绝缘膜502和602取向的TaGe2构成。通过在500℃或以下执行的热处理，它们已经被形成。虽然在图32中未示出，但都是n型高浓度杂质区的源区和漏区被形成在p型Fin中。是为p型高浓度杂质区的源区和漏区，被形成在n型Fin中。在本实施方案这样的三维器件中，非常难以沿高度方向均匀地分布杂质。考虑到此，根据本实施方案的FIN型半导体器件可以如第六实施方案那样采取肖特基源-漏结构。
但即使器件采取肖特基源-漏结构，此器件仍然是根据第二实施方案的SOI-MOS晶体管那样的完全耗尽的器件。无法借助于改变沟道杂质浓度或高杂质多晶硅栅电极的杂质浓度来控制其阈值。尽管如此，借助于调节栅电极的功函数，能够有效地控制阈值。用于本实施方案的锗化钽的有效功函数位于硅禁带中心附近。这就是此器件能够被用作HP晶体管和LOP晶体管的原因所在。
第十四实施方案具有Fin结构的双栅MOS晶体管。可以用诸如平面双栅CMOS晶体管以及垂直双栅CMOS晶体管之类的其它类型的三维器件，来代替这些Fin结构的双栅MOS晶体管。
(第十五实施方案)图33A-33C是透视图，示出了图32所示半导体器件的制造方法。
首先，如图33A所示制备SOI衬底。以相同于制造普通Fin结构的方式，淀积氮化硅膜、氧化硅膜、以及锗层。然后，组合执行离子注入、CMP、以及光刻，从而形成图32所示类型的基本结构。在图33A-33C中，参考号511和611表示将要被加工成栅电极的锗层。
接着，如图33B所示，氧化硅膜703被淀积在衬底的整个表面上。然后进行CMP，仅仅使栅电极的顶部暴露出来。
如图33C所示，用溅射方法形成钽膜705。钽膜705厚重得足以将栅电极改变成由锗化物构成。
然后执行热处理，仅仅将栅电极部分改变成锗化物层。从而形成由锗化钽构成的电极503和603。然后，用腐蚀方法清除钽膜705中未反应的那些部分。结果就提供了图32的结构。
(各种变型)本发明不局限于上述各实施方案。在各个实施方案中，沟道区由硅构成。尽管如此，沟道区也可以由其迁移率大于硅中迁移率的应变硅构成。而且，可以用硅锗或应变的硅锗来代替。如所述的一些实施方案所指出的那样，根据本发明的栅电极材料可用于特别是pMOS晶体管。因此，本发明不仅能够被应用于CMOS器件，而且能够被应用于具有pMOS晶体管的半导体器件。而且，栅绝缘膜可以由氧化物之外的材料构成。本发明因而不仅能够被应用于MOS晶体管，而且能够被应用于MIS晶体管。
在上述的大多数实施方案中，栅电极由包含钽和锗的材料构成。但可以用钒(V)或铌(Nb)代替钽。在此情况下，也能够期望相同的优点。而且，制造各个实施方案的方法不局限于图23A-23D、图24A-24D、图25A-25D、图26A-26D、图27A-27D、图28A-28D、图29A-29D、图30A-30D、图31A-31D、以及图33A-33D所示的那些。若有需要，可以根据器件的指标来改变方法。
对于本技术领域的熟练人员，很容易出现其它的优点和变型。因此，本发明在其更宽广的情况下不局限于上面所示的具体细节和代表性实施方案。因此，能够作出各种变型而不偏离所附权利要求及其等效物所定义的本发明一般概念的构思与范围。
权利要求
1.一种MIS型半导体器件，它包含半导体衬底；以及p型MIS晶体管，此p型MIS晶体管被提供在半导体衬底上并具有包含锗以及选自钽、钒、铌的一种元素的栅电极。
2.根据权利要求1的MIS型半导体器件，其中，栅电极包含50％或以下的氮。
3.根据权利要求1的MIS型半导体器件，其中，栅电极包含10％或以下的选自B、As、P、In、Sb、S、Al的一种元素。
4.根据权利要求1的MIS型半导体器件，其中，半导体衬底包括SOI衬底。
5.根据权利要求1的MIS型半导体器件，其中，MIS晶体管具有包含锗的沟道区。
6.根据权利要求1的MIS型半导体器件，其中，栅电极由包含上层和下层的双层结构构成，此上层和下层包含锗，下层包含的锗相对于硅的组分比为80％或以上，高于上层包含的锗相对于硅的组分比。
7.根据权利要求1的MIS型半导体器件，其中，半导体衬底由硅或锗构成。
8.一种MIS型半导体器件，它包含半导体衬底；p型MIS晶体管，此p型MIS晶体管被提供在半导体衬底上并具有包含锗以及选自钽、钒、铌的一种元素的栅电极；以及提供在半导体衬底上的n型MIS晶体管。
9.根据权利要求8的MIS型半导体器件，其中，p型MIS晶体管和n型MIS晶体管具有栅电极，此栅电极包含50％或以下的氮。
10.根据权利要求8的MIS型半导体器件，其中，p型MIS晶体管和n型MIS晶体管的栅电极包含10％或以下的选自B、As、P、In、Sb、S、Al的一种元素。
11.根据权利要求8的MIS型半导体器件，其中，半导体衬底是SOI衬底。
12.根据权利要求8的MIS型半导体器件，其中，p型MIS晶体管的栅电极由钽、钒或铌的锗化物构成，而n型MIS晶体管的栅电极由构成p型MIS晶体管的栅电极的金属元素的硅化物构成。
13.根据权利要求8的MIS型半导体器件，其中，p型MIS晶体管的栅电极由钽、钒或铌的锗化物构成，而n型MIS晶体管的栅电极包含铝。
14.根据权利要求8的MIS型半导体器件，其中，p型MIS晶体管的栅电极和n型MIS晶体管的栅电极的组分相同。
15.根据权利要求8的MIS型半导体器件，其中，p型MIS晶体管和n型MIS晶体管各具有包含锗的沟道区。
16.根据权利要求8的MIS型半导体器件，其中，栅电极由包含上层和下层的双层结构构成，此上层和下层包含锗，下层包含的锗相对于硅的组分比为80％或以上，高于上层包含的锗相对于硅的组分比。
17.根据权利要求8的MIS型半导体器件，其中，半导体衬底由硅或锗构成。
18.根据权利要求8的MIS型半导体器件，其中，p型MIS晶体管和n型MIS晶体管构成互补MIS器件。
19.一种互补MIS半导体器件，它包含半导体衬底；形成在半导体衬底上的n型阱层；形成在半导体衬底上的p型阱层；形成在半导体衬底上以彼此隔离p型阱层和n型阱层的元件隔离绝缘膜；p型MIS晶体管，它包含提供在形成于n型阱层上的栅绝缘膜上的栅电极以及形成在n型阱层中的p型源-漏区，此栅电极由锗化钽构成；以及n型MIS晶体管，它具有提供在形成于p型阱层上的栅绝缘膜上的栅电极以及形成在p型阱层中的n型源-漏区，n型MIS晶体管的栅电极由硅化钽构成。
20.根据权利要求19的互补MIS半导体器件，其中，半导体衬底由SOI衬底构成。
全文摘要
用半导体衬底以及提供在半导体衬底上的p型MIS晶体管和n型MIS晶体管，制作了一种MIS型半导体器件，此p型MIS晶体管包括由锗以及选自钽、钒、铌的一种元素所构成的栅电极。
文档编号H01L27/085GK1838430SQ20061005921
公开日2006年9月27日 申请日期2006年3月15日 优先权日2005年3月15日
发明者土屋义规, 小山正人, 西野弘刚 申请人:株式会社东芝