具有通触点的半导体器件及相关的制造方法
【专利说明】具有通触点的半导体器件及相关的制造方法
[0001]本申请是申请号为201110309959.X，申请日为2011年10月13日，发明名称为“具有通触点的半导体器件及相关的制造方法”的中国专利申请的分案申请。
技术领域
[0002]本发明的实施例一般涉及到半导体器件结构和相关的制造方法，尤其涉及到形成在上覆的金属互连层与形成在底层的半导体基板上的器件结构之间的通触点。
【背景技术】
[0003]晶体管，如金属氧化物半导体场效应晶体管(M0SFET)，为半导体器件之绝大多数的核心建置区块。一些半导体器件，如高性能处理器设备，可包括数百万个晶体管。对于这样的器件，降低晶体管的大小，从而提高晶体管密度，传统上一直为半导体制造业中的高度优先事项。当晶体管的大小及间距减少，晶体管和互连的金属层之间的电触点的维度限制也随之减少。因此，难以准确且可重复形成低电阻电触点。
【发明内容】
[0004]提供一种制造半导体器件结构的方法。所述方法涉及形成覆盖形成在半导体基板中相邻栅极结构的掺杂区域的第一层电介质材料，并在第一层的电介质材料中形成导电触点，其覆盖并电连接至掺杂区域。所述方法通过形成覆盖栅极结构、导电触点、及第一层的电介质材料的第二层的电介质材料、在覆盖导电触点的第二层中形成第一空隙区域、形成覆盖第二层的第三层的电介质材料、以及在第三层中形成第二空隙区域来继续。第二空隙区域的至少一部分覆盖第一空隙区域的至少一部分。所述方法通过在第二空隙区域中形成也填补第一空隙区域以接触导电触点的导电材料来继续。
[0005]在另一实施例中，提供一种制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法。所述方法涉及下列步骤:形成覆盖所述的栅极结构及所述的掺杂区域的第一层的电介质材料、在覆盖所述的掺杂区域的所述的第一层的电介质材料中形成第一空隙区域、以及在所述的第一空隙区域中形成第一导电材料，其中形成在所述的第一空隙区域中的所述的第一导电材料电连接至所述的掺杂区域。所述方法通过形成覆盖所述的栅极结构、形成在所述的第一空隙区域中的所述的第一导电材料、及所述的第一层的电介质材料的第二层的电介质材料、在覆盖形成在所述的第一空隙区域中的所述的第一导电材料的所述的第二层中形成第二空隙区域、形成覆盖所述的第二层的金属互连层、以及在所述的第二空隙区域中形成第二导电材料以透过形成在所述的第一空隙区域中的所述的第一导电材料在所述的金属互连层与所述的掺杂区域之间提供电连接来继续。
[0006]在另一实施例中，提供一种半导体器件。所述器件包括半导体基板、覆盖所述半导体基板的栅极结构、在所述半导体基板中切近所述栅极结构的掺杂区域、以及覆盖所述掺杂区域的导电触点。所述导电触点具有实质上等于所述栅极结构的高度的高度。第一电介质材料是设置在所述导电触点与所述栅极结构之间。第二电介质材料覆盖所述第一电介质材料及所述栅极结构，以及金属互连层覆盖所述第二电介质材料。所述金属互连层包括导电金属材料，其中所述导电金属材料的至少一部分是形成在覆盖所述导电触点的所述第二电介质材料内，以接触所述导电触点并在所述金属互连层与所述掺杂区域之间产生电连接。
[0007]提供此总结以用简单的形式介绍选择的概念，其在详细说明中进一步叙述。此总结不意图识别权利要求的标的物的主要特征或必要特征，也不意图用来帮助判断权利要求的标的物的范围。
【附图说明】
[0008]可通过参考详细描述及权利要求并且当结合下图考虑时得出标的物之较完整的理解，其中相似参考号码是指整个图中相似的组件。
[0009]图1-8是在示范实施说明中的器件结构及制造器件结构的方法的剖面图；以及
[0010]图9是说明按照一实施例的器件结构及制造器件结构的相关方法的剖面图。
[0011]主要组件符号说明
[0012]100器件结构
[0013]110、112、114栅极结构
[0014]102基板
[0015]104、106、108晶体管结构
[0016]116电介质材料
[0017]118导电材料
[0018]120、122、124、126掺杂区域
[0019]128、130、132、134触点区域
[0020]138电介质材料
[0021]140电介质材料
[0022]142平面表面
[0023]144、146空隙区域
[0024]148、150本地触点
[0025]152导电材料
[0026]156电介质材料
[0027]158、160、162、164空隙区域
[0028]166电介质材料
[0029]168、170、172、174沟槽区域
[0030]176导电金属材料
[0031]178、180、182、184通触点
[0032]900器件结构
[0033]902、904、906、908通触点
[0034]910导电材料
[0035]912平面表面。
【具体实施方式】
[0036]下面详细说明仅仅是说明性质的，不是为了限制标的物或这种实施例的应用和使用。本文中所使用的词“示范性”意味着“作为范例、实例、或例证。”在此所述的任何实施不一定要作为比其它实施更佳或更有利的解释。此外，不意图受限于在先前的技术领域、背景、简要介绍或以下的详细说明中提出的任何明示或暗示的理论。
[0037]图1-8说明器件结构100及制造器件结构100的相关过程步骤，具有在如晶体管的半导体器件之间的导电电触点(也在此称为通触点)，以及相邻金属互连层(如金属层1或金属1)。半导体器件的制造中的各个步骤是众所周知的，因此，为了简洁，许多传统的步骤将只在此简要提及或完全忽略而不提供详细的工艺细节。
[0038]现参考图1，在执行前段制程(FE0L)的加工步骤后开始通触点制造工艺来以传统方式在由如含硅材料的半导体材料所组成的基板102上制造一或更多半导体器件结构。例如，可形成FE0L工艺步骤以在半导体基板102上制造多个晶体管结构104、106、108。在所述的实施例中，每一晶体管结构104、106、108包括覆在半导体基板102上之栅极结构110、112、114，其作用为各自的晶体管结构104、106、108的栅极电极。可使用传统栅极堆迭模块或任何众所周知的工艺步骤来产生栅极结构110、112、114。实际上，每一栅极结构结构110、112、114通常包括覆盖半导体基板102的至少一层的电介质材料116，以及覆盖电介质材料116的至少一层的导电材料118。应了解到在实际的实施例中针对栅极结构可利用材料的各种数量、结合、及/或配置。另外，标的物不意图限于栅极结构的任何特定数量。在所述实施例中，每一晶体管结构104、106、108亦包括形成在半导体基板102中在其之各自栅极结构110、112、114旁的间隔开来的掺杂区域120、122、124、126。在示范实施例中，掺杂区域120、122、124、126为在此交替称为源极/漏极区域。应理解到虽图1描述了源极/漏极区域为与相邻的晶体管结构之源极/漏极区域整体成形或续连，标的物不意图限于源极/漏极区域的任何特定配置。在示范实施例中，掺杂区域120、122、124、126包括形成在其上表面上的触点区域128、130、132、134以促进在晶体管结构104、106、108的源极/漏极区域120、122、124、126与相邻金属互连层之间的电连接，于下更详细说明。触点区域128、130、132、134可以传统方式实现为形成在源极/漏极区域120、122、124、126的暴露上表面上的金属硅化物层。虽未说明，在一些实施例中，触点区域亦可形成在导电栅极材料118的上表面上，这为此技艺中所知。
[0039]仍参考图1，在一示范实施例中，通过形成覆晶体管结构104、106、108的第一层的电介质材料138并且形成覆第一层的电介质材料138的第二层的电介质材料140来开始通触点制造工艺，产生图1的器件结构100。在一示范实施例中，第一层的电介质材料138实现为氮化物材料的层，如氮化硅，其整合沉积覆盖晶体管结构104、106、108至范围在从约10纳米(nm)至约5