0nm的厚度，例如，通过在小于约500°C的温度的化学气相沉积(CVD)。在一示范实施例中，第二层的电介质材料140实现为氮化物材料的层，如二氧化硅，其整合沉积覆盖第一层的电介质材料138至一厚度，选择成使氧化物材料140填补栅极结构110、112、114之间的任何间隙至达到或超过栅极结构110、112、114的高度的最小高度，或换句话说，氧化物材料138大于或等于栅极结构110、112、114的高度与所述层的氮化物材料138之间的差。例如，通过在小于约500°C的温度的CVD或原子层沉积(ALD)直到完全填满栅极结构110、112、114之间的任何间隙至高于栅极结构110、112、114的高度。如下文更详细描述，氮化物层138作用为当蚀刻氧化物材料140时的止蚀刻层以形成空隙区域(或孔)以形成至源极/漏极120、122、124、126的本地触点。
[0040]在形成电介质层138、140后，在所述实施例中，通触点制造工艺通过移除部份的电介质层138、140继续以获得实质上平面表面142，其与栅极结构110、112、114的上表面对齐，造成图1所示的器件结构100。在一示范实施例中，制造工艺平坦化电介质层138、140以均匀移除整个半导体基板102的部份的电介质层138、140直到到达栅极结构110、112、114的导电栅极材料118。换句话说，通触点制造工艺在当暴露出栅极结构110、112、114的上表面时停止平坦化电介质层138、140。按照一实施例，使用化学机械平坦化(CMP)来基于电介质层138、140的厚度以化学楽研磨电介质层138、140预定的时间量，使得当暴露出栅极结构110、112、114的上表面时CMP停止。亦可利用替代端点检测技术来判断何时停止CMP过程，或可使用替代的平坦化技术来获得与栅极结构110、112、114的上表面对齐的实质上平面表面142。
[0041]现参考图2，在一示范实施例中，在平坦化步骤后，通触点制造工艺通过选择性移除部分的电介质层138、140继续以在电介质层138、140内产生空隙区域144、146 (或孔)。空隙区域144、146界定后续形成在其中的本地触点的横向尺寸，如图3的上下文中所述。在一示范实施例中，通触点制造工艺形成覆盖平面表面142的掩膜(如光阻材料、氮化物材料、或类似)，并且选择性移除部分的掩膜材料(如使用光刻或合适的蚀刻剂化学)来界定掩膜，其暴露出覆盖源极/漏极区域122、124的部分的电介质材料138、140，其后续将被移除以产生空隙区域144、146，同时完好留下覆盖栅极结构110、112、114的掩膜材料的部份。在一示范实施例中，相邻栅极结构110、112、114的电介质材料138、140的部份受到掩膜材料保护以将后续形成的本地触点自相邻的栅极结构110、112、114电隔离。
[0042]在图案化掩膜材料后，通触点制造工艺通过使用经图案化掩膜材料作为蚀刻掩膜以选择性移除部分的电介质材料138、140继续。在一示范实施例中，使用止于电介质材料138的层的各向异性(或定向)蚀刻工艺来移除电介质材料140的暴露部分。例如，可通过使用各向异性蚀刻剂化学的基于等离子的化学活性离子蚀刻(RIE)来各向异性蚀刻二氧化硅(如电介质材料140)的暴露部分，所述各向异性蚀刻剂化学例如为对氮化物材料(如电介质材料138)有选择性的基于氟碳的等离子化学。剩余的掩膜材料在移除电介质材料140的暴露部份的同时，防止各向异性蚀刻工艺移除在掩膜材料底下的电介质材料140的部份。在一示范实施例中，蚀刻电介质材料140直到暴露出底层的电介质材料138。在这方面，用来蚀刻电介质材料140的蚀刻剂化学或蚀刻条件不以同样速率蚀刻底层的电介质材料138，使底层的电介质材料138作为止蚀刻。在一实施例中，在移除电介质材料140的暴露部分后，使用各向异性蚀刻剂来移除电介质材料138的暴露部分直到空隙区域144、146暴露出触点区域130、132。掩膜材料较佳抗各向异性蚀刻剂化学及/或具有一厚度，使得底层的电介质材料138、140及/或导电材料118的上表面在蚀刻工艺步骤期间不会暴露出来。在移除电介质材料138的暴露部分以形成空隙区域144、146后，制造工艺通过以传统方式移除任何剩余的掩膜材料继续。应理解到在替代实施例中，可使用单一蚀刻剂作为单一蚀刻工艺步骤来移除电介质材料138、140。在一示范实施例中，空隙区域144、146与相邻的栅极结构110、112、114通过剩余的电介质材料138、140分开约10nm以将后续形成的本地触点自相邻的栅极结构110、112、114电隔离。
[0043]现参考图3，在产生空隙区域144、146后，通触点制造工艺通过在空隙区域144、146中形成本地触点148、150继续。在这方面，本地触点148、150实现为导电材料152，其提供至触点区域130、132及源极/漏极区域122、124的电连接。优选地通过覆盖半导体基板102上整合沉积导电材料152，如钨材料，形成本地触点148、150至一厚度，其选择成使导电材料152填补空隙区域144、146至达到或超过栅极结构110、112、114的高度的最小高度(如“齐平式”填补或溢填补)。在一示范实施例中，通过在小于约500°C的温度的CVD或ALD整合沉积钨来形成本地触点148、150至实质上等于或略大于栅极结构110、112、114的高度的厚度。在这方面，钨材料能完全填补空隙区域144、146而不扩散到半导体基板102及/或触点区域130、132。在形成所述层的导电材料152后，通触点制造工艺通过平坦化器件结构100继续以移除不填补空隙区域144、146的导电材料152的部份以获得与栅极结构110、112、114的上表面对齐的实质上平面表面154。在这方面，在整个器件结构100均匀移除导电材料152直到到达栅极结构110、112、114的导电材料118，例如，以和上述类似方式，通过CMP用化学浆研磨导电材料152并当暴露出栅极结构110、112、114的上表面时停止。
[0044]现参考图4，在一示范实施例中，在形成本地触点148、150后，通触点制造工艺通过形成覆盖本地触点148、150的一层电介质材料156继续。在一示范实施例中，所述层的电介质材料156实现为一层氮化物材料，如氮化娃，其通过低于500°C的温度整合沉积覆盖半导体基板102至小于约50nm的厚度。
[0045]现参考图5，在一示范实施例中，在形成所述层的电介质材料156后，通触点制造工艺通过选择性移除部分的电介质材料156继续以在所述层的电介质材料156内产生空隙区域158、160(或孔)以界定后续形成在空隙区域158、160中的通触点的横向尺寸。在这方面，形成空隙区域158、160使得空隙区域158、160的至少一部分重迭或否则覆盖本地触点148、150。优选地，空隙区域158、160与本地触点148、150对齐或否则相关于本地触点148、150为置中。如上述，形成空隙区域158、160可通过形成覆盖电介质材料156的一层掩膜材料(如光阻材料、硬掩膜材料、或类似)，选择性移除掩膜材料的部份(如使用光刻或合适的蚀刻剂化学)来界定暴露出覆盖本地触点148、150的电介质材料156的部分，并使用各向异性蚀刻剂化学选择性移除电介质材料156的暴露部份以暴露出本地触点148、150。在一示范实施例中，在蚀刻电介质材料156前，还图案化掩膜材料以暴露出覆盖栅极结构110、114的电介质材料156的部份，以允许与空隙区域158、160并行(例如，同时以作为同样蚀刻步骤的一部分)形成覆盖栅极结构110、114的空隙区域162、164。在产生空隙区域158、160、162、164后，可以传统方式移除任何剩余的掩膜材料，产生图5之器件结构100。
[0046]如在图8的上下文中于下更详细叙述，空隙区域158、160、162、164界定提供本地触点148、150及/或栅极结构110、114与上覆的金属层之间的互连的后续形成的通触点的水平(或横向)尺寸。在一示范实施例中，空隙区域158、160、162、164的纵横比，也就是，空隙区域158、160、162、164的垂直尺寸(或高度)与空隙区域158、160、162、164的水平(或横向)尺寸的比小于或等于一，以提供对空隙区域158、160、162、164的关键尺寸(即空隙区域158、160、162、164的最大水平或横向尺寸)的经改善的控制，同时以减少的时间蚀刻电介质材料156。在这方面，按照一或更多实施例，空