专利名称：Mos型半导体器件及其制造方法
相关申请的交叉参考本申请基于并要求2005年2月4日提交的在先日本专利申请No.2005-28963的优先权，在此引用其全部内容作为参考。
背景技术：
1.发明领域本发明涉及一种MOS型半导体器件，其中MOSFET形成在以类似薄壁的形式设置在绝缘膜上的半导体层上。更具体地，本发明涉及薄板型双栅结构的场效应型晶体管(以下缩写为Fin-MOSFET)，以及制造该晶体管的方法。
2.相关技术描述近年来，Fin-MOSFETs已经成为关注的焦点，在Fin-MOSFET中，将SOI晶片上的硅层垂直地加工成薄板并且在该硅层上形成MOSFET。(参见X.Huang等人的，IEEE ED vol.48，p880(2001))。
在元件由极薄的硅层制成的情况下，诸如在Fin-MOSFET中的情况，必须减小源-漏区的电阻。为了达到这个目的，提出了例如通过使源-漏区的一部分与金属物质反应形成硅化物的方法。这里，必要的是将硅和金属硅化物之间的界面处产生的接触电阻减小到一个充分的水平。
硅和金属硅化物之间的界面处产生的接触电阻是由它们之间形成的肖特基势垒产生的。存在的特性是电子的肖特基势垒φn和空穴的肖特基势垒φp的总和总是等于带隙Eg＝1.1eV(在Si的情况下)。因此，在CMOS电路制造中，当设计成减小一种极性的元件的接触电阻时，增加了另一种极性的另一元件的肖特基势垒。
在CMOS电路的情况下，如果增加了一种极性的元件的接触电阻并且这个元件的操作减慢，不管另一极性的元件的操作保持得多高，整个电路的信号处理速度也会受限于该极性的较慢元件的操作。在这些情况下，通常除了选择φn和φp基本上处于相同水平的材料作为硅化材料外没有别的选择。结果，对于两种极性的MOSFET形成了基本上是Eg的一半的肖特基势垒。
这里应该注意的是接触电阻非常强烈地受肖特基势垒大小的影响。例如在具有大约1020cm-3的杂质浓度的高浓度扩散层中形成硅化物层的情况下，如果肖特基势垒减小0.1eV，则接触电阻几乎减小一个数量级。由于这个原因，对于n和p两种极性的MOSFET不可避免地产生的大约0.5eV的肖特基势垒对于CMOS电路的接触电阻的减小或者高速操作的实现都是一个很大的阻碍。
如上所述，对于常规的Fin-MOSFET来说减小形成源-漏区的半导体层和金属-半导体合金层之间的接触电阻是必要的。然而，在CMOS电路的制造中，当进行设计以减小一种极性的元件的接触电阻时，增加了另一种极性的另一个元件的肖特基势垒，导致接触电阻增加。
发明内容
根据本发明的一个方面，提供了一种MOS型半导体器件，包括在绝缘膜上形成的壁状的单晶半导体层；绝缘地设置在半导体层的两个侧壁表面中的每一个上的栅电极；形成在半导体层上的源和漏区；形成在半导体层的侧壁表面中的一个表面上的第一金属-半导体化合物层，以在第一金属-半导体化合物层和源和漏区中的每一个之间形成肖特基结；以及具有与第一金属-半导体化合物层不同组成物、且形成在半导体层的另一侧壁表面上的第二金属-半导体化合物层，以在第二金属-半导体化合物层和源和漏区中的每一个之间形成肖特基结。
根据本发明的另一个方面，提供了一种MOS型半导体器件，包括多个第一单晶半导体层，每个以壁状形成在绝缘膜上，并且设置成以第一距离的间隔彼此平行；多个第二单晶半导体层，每个以壁状形成在绝缘膜上，并且设置成以比第一距离长的第二距离的间隔彼此平行，且平行于第一单晶半导体层；绝缘地设置在第一和第二单晶半导体层中的每一个的两个侧壁表面中的每个表面上的栅电极；形成在第一和第二单晶半导体层中的每一个上的源和漏区；形成在第一单晶半导体层的每个侧壁表面上的第一金属-半导体化合物层，以在第一金属-半导体化合物层和所述第一单晶半导体层中相应的一个第一单晶半导体层的源和漏区中的每一个之间形成肖特基结；以及具有与第一个金属-半导体化合物层不同组成物，且形成在第二单晶半导体层的每个侧壁表面上的第二金属-半导体化合物层，以在第二金属-半导体化合物层和所述第二单晶半导体层中相应的一个第二单晶半导体层的源和漏区之间形成肖特基结。
根据本发明的再一个方面，提供了一种MOS型半导体器件，包括以壁状形成在绝缘膜上的第一单晶半导体层；以壁状形成在绝缘膜上的第二单晶半导体层，且设置在与第一单晶半导体层的方向不同的方向上；绝缘地设置在第一和第二单晶半导体层中的每一个的两个侧壁表面中的每个表面上的栅电极；形成在第一单晶半导体层和第二单晶半导体层中的每一个上的源和漏区；形成在第一单晶半导体层的每个侧壁表面上的第一金属-半导体化合物层，以在第一金属-半导体化合物层和形成在第一单晶半导体层上的源和漏区中的每一个之间形成肖特基结；以及具有与第一金属-半导体化合物层不同组成物、且形成在第二单晶半导体层的每个侧壁表面上的第二金属-半导体化合物层，以在第二金属-半导体化合物层和形成在第二单晶半导体层上的源和漏区中的每一个之间形成肖特基结。
附图简述
图1示出了根据第一实施例的Fin-MOSFET的简要结构的透视图；图2是示出图1中所示的Fin-MOSFET的源-漏区的结构的剖面图；图3是示出图1中所示的Fin-MOSFET的栅区的结构的剖面图；图4A到4F是设计成说明根据第一实施例的Fin-MOSFET的制造的处理步骤的剖面图；图5A到5P是设计成说明根据第二实施例的Fin-MOSFET的制造的处理步骤的剖面图；图6是示出了在图5D中所示的结构的透视图；图7A到7I是设计成说明根据第三实施例的Fin-MOSFET的制造的处理步骤的剖面图；图8A到8F是设计成说明根据第四实施例的Fin-MOSFET的制造的处理步骤的剖面图。
发明详述为了避免常规技术的上述缺点，为n沟道MOSFET和p沟道MOSFET分别制备不同类型的硅化物材料是有利的。例如，如果n沟道MOSFET(其中电子移动)使用具有小的0.28eV的φn值的Er硅化物，且p沟道MOSFET(其中空穴移动)使用具有小的0.20eV的φp值的Pt硅化物则满足。
使用这些材料，与仅使用一种类型的硅化物材料的情况的值相比，对于每种极性产生的接触电阻减小了接近六个数量级。这是因为，与仅使用一种硅化物材料的情况中的总的肖特基势垒相比，使用不同类型的硅化物材料的情况中总的肖特基势垒减小了0.62eV(＝1.1eV-0.20eV-0.28eV)。
然而，实际上以简单的方式分别地形成不同类型硅化物的n沟道MOSFET和p沟道MOSFET是非常困难的。当在n沟道MOSFET中形成硅化物(第一硅化物层)时，必须用抗热绝缘材料覆盖p沟道MOSFET。另一方面，当在p沟道MOSFET中形成硅化物(第二硅化物层)时，必须用抗热绝缘材料覆盖n沟道MOSFET。自然地，必须用光刻处理每个绝缘材料以便仅覆盖目标元件区。
在形成第一硅化物层之后形成第二硅化物层时，必须选择性地去除作为用于形成第一硅化物层的掩模的第一绝缘材料，同时保留第一硅化物层。另外，必须在不热损坏第一硅化物层的这种低温下形成用于形成第二硅化物层的第二绝缘材料，因此均匀且一致地保持膜的质量是困难的。另外，在结构包括多个薄壁形状的硅层的情况下，所述硅层在结构中建立上部和下部，诸如Fin-MOSFET的情况，需要极其严格的工艺控制以能够通过光刻为不同极性的元件分离地形成不同类型的硅化物材料。从而，在同一衬底上分离地形成不同类型的硅化物层被迫需要大量的处理步骤。由此导致生产成本增加。
如上所述，为了控制由Fin-MOSFET结构带来的短沟道效应并进一步通过利用沟道迁移率的增加而形成超高速MOSFET，分别在n沟道MOSFET和p沟道MOSFET的源漏区中分离地形成不同类型的硅化物材料是有效的。然而，在n沟道MOSFET和p沟道MOSFET中分离地形成不同类型的硅化物材料伴随着使制造工艺极其复杂化的缺点。
这里应该注意到上述缺点并不仅限于使用硅作为单晶半导体层的情况，而是在使用锗或其他的半导体材料替代硅的情况中也是如此。
下面提供的实施例的特征是可以分别在n沟道MOSFET和p沟道MOSFET的源-漏区中分离地形成不同材料的金属-半导体化合物层，并且由此在通过Fin-MOSFET结构获得迁移率增加的同时避免了制造成本的增加。
现在参考附图描述本发明的实施例。
第一实施例图1是示出根据本发明第一实施例的Fin-MOSFET的简单结构的透视图。图2是示出图1中所示的Fin-MOSFET的源-漏部分的结构的剖面图，且图3是示出图1中所示的Fin-MOSFET的栅极部分的结构的剖面图。
如所示的，在单晶硅衬底100上形成由氧化膜或类似物制成的绝缘膜101，并且在其上垂直地形成薄板硅层(单晶半导体层)102。在硅层102上形成绝缘膜103。在硅层102的每个侧表面上通过栅绝缘膜104形成栅电极105。在绝缘膜103的侧表面和上表面上都形成栅电极105，从而栅电极105桥接在硅层102的侧表面之间。
将杂质引入到硅层102的其间插入栅电极105的两个部分，以形成源区和漏区(源-漏区)。在其上形成有源-漏区的硅层102的一个侧壁表面上形成第一硅化物层112，而在另一个侧壁表面上形成第二硅化物层122。
接着，参考图4A至4F说明根据本实施例的Fin-MOSFET的制造方法。
图4A示出了在硅衬底100的绝缘膜101上形成薄板状硅层102的步骤。在硅层102的蚀刻中用作掩膜的绝缘膜103保留在硅层102上。这里所示出的步骤示出了在形成栅电极105之后的状态。
在这个状态下，将碳(C)原子倾斜地注入到将要形成为源-漏区的硅层102，并且由此将C原子仅引入到一个表面，即源-漏区的表面120。
接着，热氧化硅层102，并且将形成的氧化膜浸入到200∶1的稀释HF溶液中。然后，在已经被热氧化的含碳硅层部分中，在稀释的HF溶液中从某点(氧化膜的剩余厚度为1至2nm的地方)基本上不再进行蚀刻。(参见，例如USP 6,051,509)。由于这个原因，如图4B所示，仅在一个侧壁表面上，即源-漏区的表面120上形成抗HF氧化膜(侧壁保护绝缘膜)121，而在源-漏区的另一侧壁表面110上暴露硅。
这里应当补充说一下，具有带抗HF特性的薄膜是很重要的。试验已经证明例如通过CVD(化学气相沉积)方法形成的如1到2nm薄的氮化硅膜不能保持足够的抗HF特性。另一方面，为了获得良好的硅化作用，HF处理是必须的预处理，其包括去除自然氧化膜。由此，需要用作硅化物掩膜的薄膜具有优良的抗HF特性。
接着，如图4C中所示，通过在衬底的整个表面上沉积来形成例如由Pt制成的第一金属膜131。接着，对所获得的结构进行热处理，从而在暴露出硅的侧壁表面110中进行硅化反应。另一方面，抗HF氧化膜110用作掩膜，并且因此在侧壁表面120中不进行硅化。
随后，如图4D中所示，仅在侧壁表面110上形成第一硅化物层112。
随后，如图4E中所示，以倾斜的角度向所获得的结构施加具有蚀刻特性的粒子，例如Ar。以这种方式，去除了抗HF氧化膜121而不影响第一硅化物层112。应该注意抗HF氧化膜121是1到2nm薄的，因此其易于被去除。
此后，如图4F中所示，通过在衬底的整个表面上沉积来形成例如由Er制成的第二金属膜132。接着，对所获得的结构进行热处理，并由此在暴露出硅的侧壁表面120中进行硅化反应。另一方面，第一硅化物层112用作掩膜，并且因此在侧壁表面110中不进行硅化。
接着，如图2中所示，仅在侧壁表面120上形成第二硅化物层122。
如上所述，在本实施例中，在Fin-MOSFET的制造期间，以倾斜的角度向在绝缘膜101上形成为薄壁的硅层102注入碳(C)原子。以这种方式，仅在侧壁表面120上形成抗HF氧化膜121，该侧壁表面120为Fin型源-漏区的侧壁表面中的一个。因此，在另一侧壁表面，即侧壁表面110上形成第一硅化物层112，而不需要对垂直竖立的Fin结构进行光刻工艺。另外，以倾斜的角度施加蚀刻粒子，由此可以去除抗HF氧化膜121而不负面地影响第一硅化物层112。因此，在侧壁表面120上形成第二硅化物层112，而不需要对垂直竖立的Fin结构进行光刻工艺。
另外，在该Fin-MOSFET的源-漏区的侧表面110和120中分别形成具有小φp的第一硅化物层112和具有小φp的第二硅化物层122。采用这种结构，为任一极性的元件总是提供了具有小的肖特基势垒的硅化物层。因此，如果在硅层102上形成p沟道和n沟道中的任一种的MOSFET，可以获得减小接触电阻的效果。此外，如果形成CMOS电路，则p沟道和n沟道型MOSFET都可得到接触电阻减小的效果。
如上所述，本实施例对垂直竖立的Fin结构不需要光刻工艺且易于如期望地在不同表面上分离地形成不同类型的硅化物层。因此，可以在不增加制造成本的情况下实现没有短沟道效应但具有高迁移率的超高速CMOS电路。由此，本实施例在实践中是非常有用的。
第二实施例图5A到5P是示出了根据本发明的第二实施例的Fin-MOSFET的制造中的步骤的剖面图。本实施例涉及通过简单的制造工艺实现包括Fin结构的超高速双极性MOSFET(C-MOSFET)的方法，所述Fin结构形成得彼此接近，并且每个Fin结构在SOI衬底上具有不同硅化物层。
图5A示出包括硅衬底200、氧化硅膜201和单晶硅层202的SOI衬底；例如，通过CVD(化学气相沉积)方法或类似方法形成在该SOI衬底上的氮化硅膜203；以及通过诸如光刻的常规技术在其上进一步形成的蚀刻掩膜，例如光刻胶209。
从上述情形，使用光刻胶209作为蚀刻掩膜，用RIE(反应离子蚀刻)方法或类似方法选择性蚀刻该氮化硅膜203和该单晶硅层202，如图5B中所示。之后，去除作为蚀刻掩膜的光刻胶209。由此，获得垂直的硅壁(Fin)210和220。
接着，如图5C所示，例如，在Fin 210和220的两个侧表面中的每个侧表面上形成作为栅绝缘膜的热氧化膜204，以具有例如2nm的厚度。随后，通过例如CVD方法沉积多晶硅膜205和氮化硅膜206。此后，通过CMP(化学机械抛光)方法使氮化硅膜206的表面平坦化。
接着，在氮化硅膜206上以与Fin 210和220的纵向方向垂直的方向形成蚀刻掩膜，其没有在图中示出。此时，已经使多晶硅膜205和氮化硅膜206平坦化，因此可以相对容易地执行光刻工艺。一段时间后，利用该掩膜，通过RIE方法选择性蚀刻多晶硅膜205和氮化硅膜206。此后，去除蚀刻掩膜，并且由此由多晶硅膜205制成的栅电极形成为插入到Fin 210和220之间。
形成栅电极之前，可以通过诸如光刻或离子注入的方法，将不同极性的导电杂质引入到多晶硅膜205的接近Fin 210和220的部分。
随后，例如，通过例如CVD方法将氮化硅膜207沉积在整个表面上。此后，对氮化硅膜207进行诸如RIE方法的各向异性蚀刻，从而致使氮化硅膜207在栅电极的侧部保留作为侧壁绝缘膜。这里，充分地进行各向异性蚀刻，以从除了靠近栅极的部分之外的Fin 210和220的侧部完全去除氮化硅膜207。另外，用例如HF溶液去除暴露到Fin 210和220的侧部的栅绝缘膜204。
图5D是在这个阶段的结构在其剖面方向上的投影图。用于参考，图6是示出了在这个阶段的结构的透视图，用箭头标明投影方向P，在该方向上获得图5D的图示。从现在开始，在实施例的说明中介绍的从水平方向或上面的垂直方向得到的投影、剖面、示意图是基于如上所述的这种Fin-MOSFET结构。
随后，如图5E所示，以倾斜的角度进行离子注入，以将例如n型杂质As的导电杂质仅引入到Fin 220。应该注意到，仅在栅电极之下保留且不分散地存在于源和漏区上的栅绝缘膜204不直接与自此以后的处理步骤相关。因此，为了防止错误的理解且为了简化说明，从这个步骤以后将不示出栅绝缘膜204。
As入射方向位于垂直于方向P的平面内，且如果入射角φb满足在下面关于如图5E所示的氮化硅膜203的厚度Hm和Fin 210和220之间的间距Df定义的关系式(A-1)，则As入射方向位于垂直于方向P的平面内这个条件就能得到满足。应该注意到[arctan]表示[tan-1]，其是[tan]的反函数。
φb＝＜arctan(Hm/Df)...(A-1)另外，如图5F所示，应该清楚可以通过相对于图5E的图示对称地进行类似的离子注入来将例如p型杂质B的导电杂质仅仅引入到Fin 210。在这种情况下，入射方向位于垂直于方向P的平面内。类似地，如果入射角φa满足在下面关于如图5E所示的氮化硅膜203的厚度Hm和Fin 210和220之间的间距Df定义的关系式(A-2)，则该条件满足。
φa＜arctan(Hm/Df)...(A-2)通过上述方式，可以容易地将不同极性的导电杂质如期望地分别引入分离的Fin，而不需要对直上升起的该Fin结构通常进行的光刻工艺。因此，可以降低该CMOS电路的制造成本。
随后，利用热处理，在每个Fin的厚度方向上可以均匀地分散且同时激活这些杂质，并且由此Fin 210和220可以分别形成p-MOSFET和n-MOSFET。这里，显而易见的是在图5B示出的阶段中形成栅电极之前，可以通过应用在此描述的方法预先将不同导电性的杂质分别引入到Fin 210和220。
接着，以与图5E中示出的类似的方式，以倾斜的角度注入C原子，如图5G所示。该倾斜方向位于垂直于方向P的平面内，且如果入射角φc1满足在下面关于如图5G所示的氮化硅膜203的厚度Hm和Fin 210和220之间的间距Df定义的关系式(C-1)，则该条件满足。
φc1＜arctan(Hm/Df)...(C-1)当控制注入的加速能量不超过1kV，则注入的C原子位于Fin的侧表面部分直到几nm深。结果，形成了含碳的硅侧表面221b。如果含碳的硅侧表面221b的碳含量为大约5原子％则满足。
另外，如图5H中所示，从与图5G(g)对称的方向注入C原子。入射方向位于垂直于方向P的平面内，且如果入射角φc2满足在下面关于如图5H所示的氮化硅膜203的厚度和Fin的高度的总和，即HT和Fin 210和220之间的间距Df定义的关系式(C-2)，则该条件满足。
φc2＞arctan(HT/Df)...(C-2)当控制注入的加速能量不超过1kV，则注入的C原子位于每个Fin的侧表面部分直到几nm深。结果，形成了含碳的硅侧表面211a和221a。如果含碳的硅侧表面211a和221a的碳含量为大约5原子％则满足。
应该注意到，可以在同一个处理设备中连续地进行上述一系列C原子注入工艺。
接着，以与图5H中示出的类似的方式，如图5I所示注入当应当进行溅射蚀刻时具有蚀刻能力的原子，例如Ar原子。这里，关于入射方向，如果入射角φc3满足在下面关于如图5H所示的氮化硅膜203的厚度Hm和Fin 210和220之间的间距Df定义的关系式(C-3)，则该条件满足。
φc3＜arctan(Hm/Df)...(C-3)结果，去除了含碳的硅侧表面211a，并且仅在Fin 220的两个侧表面上保留含碳的硅侧表面221a和221b。以这种方式，在Fin 220的两个侧表面上选择性地形成含碳的硅层而根本不使用光刻工艺，这点是很不平凡的。
此后，对该结构进行热处理，并且接着用HF溶液来进行处理。由此，仅在Fin 220的两个侧表面上形成抗HF氧化膜222(222a和222b)。另一方面，从Fin 210的两个侧表面暴露出硅层。
随后，通过适合有效的包括溅射方法的常规技术方法在该结构的整个表面上沉积作为第一硅化金属的Pt膜231。根据Fin 210的膜厚来调整Pt膜231的厚度，从而通过硅化工艺仅可以硅化该膜的一部分。为了简明起见，图5K示出了沉积的Pt膜231的源和漏部分的剖面，以及叠加在其上的投影图。
接着在例如氮气氛中在500℃的温度下对该结构进行热处理，并且由此允许该硅化反应在暴露硅的Fin 210的两个侧表面部分中选择性地进行。接着，将未反应的Pt短时间地浸入王水以选择性地去除它。从而，如图5L所示，仅在Fin 210的侧部获得用作第一硅化物层的PtSi层213。另一方面，在Fin 220的侧部，保留抗HF氧化膜222。
接着，以满足上面图5G中所示的入射角的条件的方式来进行使用Ar原子的溅射蚀刻。从而，如图5M所示，去除了该抗HF氧化膜222b，且仅保留该抗HF氧化膜222a。
另外，以满足上面图5H中所示的入射角的条件的方式来进行使用Ar原子的溅射蚀刻。从而，如图5N所示，去除了该抗HF氧化膜222a。这里，作为第一硅化物层的PtSi层213暴露于Ar原子。然而，由于抗HF氧化物膜222a极薄大约为1nm，因此在保持该PtSi层213的同时可选择性去除该抗HF氧化物膜222a。
通过这种方式，从Fin 220的两个侧表面暴露出硅层而根本不使用光刻工艺，这点是很不平凡的。
接着，例如，通过溅射方法在该结构的整个表面上沉积Er膜232作为第二硅化金属。根据Fin 210的膜厚来调整Er膜232的厚度，从而通过硅化工艺仅可以硅化该膜的一部分。为了简明起见，图5O示出了沉积的Er膜232的源和漏部分的剖面，以及叠加在其上的投影图。
接着在例如氮气氛中在300℃的温度下对该结构进行热处理，并且由此允许该硅化反应在暴露硅的Fin 220的两个侧表面部分中选择性地进行。接着，将未反应的Er短时间的浸入硫酸和过氧化氢的混合溶液中以选择性地去除它。由此，如图5P所示，仅在Fin 220的两个侧部形成作为第二硅化物层的ErSi层223。应该注意到，利用这个温度，获得的层更确切地具有约ErSi1.7的组成比，但是为了简明起见，这里简单地表示为ErSi。
另一方面，在Fin 210的侧部上，保留作为第一硅化物层的PtSi层213，且因此在这些侧部上不形成ErSi膜223。该PtSi膜213是热稳定的，且在300℃下根本不发生变化。因此，在300℃下进行的硅化反应期间，该膜作为良好的抗硅化膜。
如所述的，根据本实施例，可在Fin 210和220中的每一个的两个侧表面上分别地形成第一硅化物层213和第二硅化物层223，而不需要通常对垂直竖立的该Fin结构进行的光刻工艺。由此，该Fin 210和220可分别形成p-MOSFET和n-MOSFET。因此，通过使用具有小φp值的PtSi层作为第一硅化物层213和具有小φn值的ErSi层作为第二硅化物层223，在每个MOSFET中显著地减小了相对于硅化物层的接触电阻。因此，在不增加制造成本的情况下就可以实现具有短沟道效应的高迁移率和超高速CMOS电路。
换句话说，分离地提供p沟道和n沟道型的薄壁形单晶半导体层，并且在所述半导体层上分别形成不同组成物的金属半导体化合物层。由此，可以选择适合于p沟道的金属材料和适合于n沟道的另一种金属材料。另外，通过利用能够通过C的合适的入射角选择性地形成氧化膜的优点，可以在不需要光刻工艺的情况下形成不同的金属-半导体化合物层。因此，对于两种极性的元件，即使它们处于CMOS结构也可以减小接触电阻。因此，在通过Fin-MOSFET结构获得了迁移率的提高的同时，避免了生产成本的增加。
接着上述步骤，通过例如CVD方法沉积具有低介电常数的绝缘膜作为层间膜，然后通过例如RIE方法形成到源和漏电极部分的接触孔。另外，沉积诸如Cu的引线材料，并且通过RIE方法或类似方法将该材料成型为所需的形状以形成引线层。接着通过常规技术对所得到的结构进行布线步骤、安装步骤等，由此完成了半导体器件。
在本实施例中，多晶硅用作栅电极；然而，显而易见的是除此之外也可使用其它的金属材料。或者，可以去除位于多晶硅栅电极上的氮化物膜的必要部分，并且对多晶硅栅电极上的部分或整个膜进行硅化。另外，该硅化工艺可以与源和漏区的硅化工艺单独地进行或与之同时进行。此外，本发明也可应用于源和漏区都被硅化且具有不同极性的Fin结构的肖特基晶体管形成在同一衬底上的情况。
另外，在对源和漏区进行硅化之前，可以在源和漏区上选择性生长另外的硅层以便增加源和漏区的厚度。此外，不但可对Fin结构进行源和漏区的硅化，而且同时也可对常规平面结构的MOSFET进行源和漏区的硅化。
最后，在本实施例中，使用Ar作为蚀刻粒子；然而，作为可替换的方案，在以倾斜入射角进行的注入中显然可以使用例如F的具有化学蚀刻特性的元素。
第三实施例图7A到7I是示出根据第三实施例的Fin-MOSFET的制造的处理步骤的剖面图。本实施例是形成Fin结构的超高速双极性MOSFET(C-MOSFET)的方法，该Fin结构形成在SOI衬底上，并且包括多个根据极性的类型具有不同Fin间隔和不同硅化物层的Fin。
通过与用于形成图5D和6中示出的结构类似的处理步骤，制备形成p-MOSFET所需的一组Fin 310(Fin 311到314)，使其在每对相邻的Fin之间的内部间隔为Dfa，并且制备形成n-MOSFET所需的另一组Fin 320(Fin 321到324)，使其在每对相邻的Fin之间的内部间隔为Dfb。应该注意到，附图示出了硅衬底300、氧化硅膜301和单晶硅层(单晶半导体层)302，其形成SOI衬底。图7A到7I是与自图5E起的附图类似的方式绘制的简化的投影图。
进一步，这里有Dfa＜Dfb的关系，并且可以建立提供的式(A-3)。此后，在获得的结构的整个表面上沉积含B的氧化硅膜，即例如BSG膜，进一步对所述结构进行热处理。由此，B扩散到Fin 310和320中。此后，例如将BSG膜浸入HF溶液中以被去除。
接着，如图7B中所示，利用倾斜的离子注入，将导电杂质例如n型杂质As仅注入到Fin 314和321到324。入射方向位于垂直于方向P的平面内(即图中示出的平面)。如果入射角φb满足下面关于如图7B中所示的氮化硅膜303的厚度Hm、氮化硅膜303的厚度和Fin的高度的总和(即HT)、和Fin组的Fin之间的内部距离Dfa和Dfb定义的关系式(A-3)，则该条件满足。应该注意到，As的注入量应该超过B的注入量且足以使注入As的Fin的极性为n型。
arctan(HT/Dfb)＜φb＝＜arctan(Hm/Dfa)...(A-3)随后，对所获得的结构进行热处理，以在Fin的厚度方向均匀地分散这些杂质且同时激活这些杂质，从而可以使Fin311到313展现出p型极性，且使Fin314和321到324展现出n型极性。作为可替换的方案，显而易见的是可以在图5B中示出的阶段形成栅电极之前应用上述技术以预先将不同导电类型的杂质注入到Fin。
如上所述，在不需要对垂直竖立的Fin结构通常进行的光刻工艺的情况下，可以容易地将不同极性的杂质如期望地分别引入到分离的Fin。因此，可以减小CMOS电路的制造成本。
接着，以与图7B中示出的类似的方式，以倾斜的角度注入C原子，如图7C所示。该入射方向位于垂直于方向P的平面内，且如果入射角φc4满足下面关于如图7C所示的氮化硅膜303的厚度Hm、氮化硅膜303的厚度和Fin的高度的总和(即HT)、和Fin组的Fin之间的内部距离Dfa和Dfb定义的关系式(C-4)，则该条件满足。
arctan(HT/Dfb)＜φc4＜arctan(Hm/Dfa)...(C-4)当控制注入的加速能量不超过1kV时，则注入的C原子位于每个Fin的侧表面部分直到几nm深。结果，在每个Fin上形成含碳的硅侧表面330b。如果含碳的硅侧表面330b的碳含量为大约5原子％则满足。
另外，如图7D中所示，从与图7D中对称的方向注入C原子。入射方向位于垂直于方向P的平面内，且如果入射角φc5满足下面定义的关系式(C-5)则满足，如上述关系式(C-4)的情况。
arctan(HT/Dfb)＜φc5＜arctan(Hm/Dfa)...(C-5)当控制注入的加速能量不超过1kV时，则注入的C原子位于每个Fin的侧表面部分直到几nm深。结果，在每个Fin上形成了含碳的硅侧表面330。如果每个Fin中含碳的硅侧表面330a的碳含量为大约5原子％则满足。应该注意到，可以在同一处理设备中连续地进行上述一系列C原子注入工艺。
此后，对该结构进行热处理，接着用HF溶液来处理。由此，仅在Fin311和314中的每一个的一个侧表面上和在Fin321到324中的每一个的两侧表面上形成抗HF氧化膜340。另一方面，从Fin312和313中的每一个的两侧表面暴露硅层。
随后，通过例如溅射方法在该结构的整个表面上沉积作为第一硅化金属的理想厚度的Pt膜。根据Fin210的膜厚来调整Pt膜的厚度，从而通过硅化工艺仅可以硅化该膜的一部分。接着，在例如氮气氛中在500℃的温度下对该结构进行热处理，并且由此允许该硅化反应在暴露硅的各个Fin的两个侧表面部分中选择性地进行。接着，将未反应的Pt短时间地浸入王水以选择性地去除它。由此，如图7F中所示，仅在Fin311和314中的每一个的一个侧表面上和Fin312和313中的每一个的两侧表面上获得作为第一硅化物层的PtSi层351。另一方面，在Fin321到324中的每一个的侧部上，保留抗HF氧化膜340。
接着，如图7G和7H中所示，如果要进行溅射蚀刻，则以满足上述图7C和图7D示出的入射角条件的方式注入具有蚀刻特性的元素，例如Ar原子。由此，从各个Fin去除抗HF氧化膜340。另一方面，在各个Fin上的作为第一硅化物层的PtSi层351不暴露于Ar原子。
通过这种方式，在根本不使用光刻工艺的情况下，从Fin321到324中的每一个的两个侧表面暴露出硅层。
接着，例如，通过例如溅射方法在该结构的整个表面上沉积理想厚度的Er膜作为第二硅化金属。根据Fin的膜厚来调整Er膜的厚度，从而通过硅化工艺仅可以硅化每个膜的一部分。接着，在例如氮气氛中在300℃的温度下对该结构进行热处理，并且由此允许该硅化反应在暴露硅的Fin321到324中的每一个的两侧表面部分中选择性地进行。接着，将未反应的Er短时间地浸入硫酸和过氧化氢的混合溶液中以选择性地去除它。
由此，如图7I所示，仅在Fin321到324中的每一个的两侧部分上和Fin311与314中的每一个的一个侧部(外侧)上形成作为第二硅化物层的ErSi层352。(应该注意到，采用这个温度，所获得的层更确切地具有约ErSi1.7的组成比，但是为了简明起见，这里简单地表示为ErSi。)另一方面，在Fin311和314中的每一个的另一侧部(内侧)上，和Fin312和313中的每一个的两侧上，保留作为第一硅化物层的PtSi膜315，且因此在这些侧部上不形成ErSi膜。该PtSi膜是热稳定的，且在300℃下根本不发生变化。因此，在300℃下进行的硅化反应期间，该膜作为良好的防硅化膜。
如所述的，在根本不需要进行光刻工艺的情况下，可在Fin312和313中的每一个的两侧表面上和Fin321和324中的每一个的两侧表面上，分别形成第一硅化物层315和第二硅化物层352。由此，Fin312和313与Fin321到324可以分别形成p-MOSFET和n-MOSFET，以制备CMOS电路。注意到，Fin311和314是虚设的，其不用作元件。
通过使用具有小φp值的PtSi层作为第一硅化物层351和使用具有小φn值的ErSi层作为第二硅化物层352，在每个MOSFET中显著地减小了相对于硅化物层的接触电阻。
在本实施例中，虚设的Fin 311和314(两个足够了)和p-MOSFET使用的Fin 312和313有相同的数量。然而，显而易见的是使用虚设Fin时，p-MOSFET使用的Fin的数量可随着需要增加以保证驱动功率。
接着上述步骤，通过例如CVD方法沉积具有低介电常数的绝缘膜作为层间膜，然后通过例如RIE方法形成到源和漏电极部分的接触孔。另外，沉积诸如Cu的引线材料，并且通过RIE或类似方法将该材料成型为所需的形状以形成引线层。接着通过常规技术对得到的结构进行引线步骤、安装步骤等，由此完成了半导体器件。
如上所述，使用根据极性以不同间隔形成的多个Fin，在不需要对该Fin结构通常进行的光刻工艺的情况下，可以以容易的方式在各自的表面如期望的分离地形成不同类型的硅化物层。因此，在不增加制造成本的情况下，可实现具有短沟道效应的高迁移率和超高速CMOS电路。
在本实施例中，根据需要，Fin的数量是可变的。另外，在相邻Fin对之间的间隔不必为常数。换句话说，当在p-MOSFET中将Dfa设定为最大值且在n-MOSFET中将Dfb设定为最小值时，可以以类似的方式应用上述技术。另外，如结合第二实施例所述的，可以以各种方式改变栅电极材料、硅化源和漏区的方法和蚀刻粒子的类型等。
如上所述，在本实施例中制备了多个Fin以制造Fin-MOSFET结构的CMOS电路。
同时，通过在p-MOSFET和n-MOSFET之间以不同的间隔设置Fin和进行倾斜的离子注入，在不需要通常对垂直竖立的Fin结构进行的光刻工艺的情况下，在p-MOSFET和n-MOSFET的每一个中，可以将不同极性的导电杂质引入到分离的Fin。由此，在不需要通常对于垂直竖立的Fin结构进行的光刻工艺的情况下，可以容易地将不同极性的导电杂质如所需的分别引入到分离的Fin。
此外，通过在p-MOSFET和n-MOSFET之间以不同的间隔设置Fin、进行倾斜的碳(C)原子注入且以倾斜的入射角施加蚀刻粒子，在不需要通常对于垂直竖立的Fin结构进行的光刻工艺的情况下，可以在p-MOSFET和n-MOSFET中分别形成不同类型的硅化物层。因此，在不需要通常对于垂直竖立的Fin结构进行的光刻工艺的情况下，可以如所期望的分别地在分离的表面上容易地形成不同类型的硅化物层。
因此，可以在不增加制造成本的情况下，实现具有短沟道效应的高迁移率和超高速CMOS电路。
特别地，在本实施例中，在n-MOSFET和p-MOSFET的源和漏区中分别形成具有小φn和φp值的不同类型的硅化物层。利用这种结构，在任一极性类型的元件中总是存在具有小的肖特基势垒值的硅化物层，因此可以实现CMOS电路接触电阻的减小，且可以实现高速操作。
第四实施例图8A到8F是示出根据本发明第四实施例的Fin-MOSFET的制造的处理步骤的剖面图。本实施例涉及在SOI衬底上形成Fin结构的超高速双极性MOSFET(C-MOSFET)的方法，其包括根据极性具有不同取向的不同类型的硅化物层。
首先，通过与上述用于形成图5D和图6所示出的结构的那些类似的处理步骤，形成Fin-MOSFET结构。这里，如图8A中所示，其中该结构是从正上方所看到的，在垂直于晶向[110]和[100]的方向上分别形成Fin 410和Fin 420，其中Fin 410形成p-MOSFET而Fin 420形成n-MOSFET。为了简化，图8A显示了包括栅电极、氮化硅膜(Cap)和栅侧壁的栅结构部分，由参考数字412和422表示。另外，在硅衬底上形成的氧化硅膜象征性地用框430来表示。
公知的是，当对于p-MOSFET的操作有贡献的空穴在垂直于晶向[110]的方向上流动时，空穴增加了它们的迁移率。另一方面，当允许电子在垂直于晶向[100]的方向上流动时，n-MOSFET可以展现最好的特性。因此，如图8A中所示，通过在p-MOSFET和n-MOSFET之间不同地确定Fin的方向，可以在每个不同极性的MOSFET中确保最高的驱动功率，这点是很不平凡的。
接着，在获得的结构的整个表面上沉积含B的氧化硅膜，即例如BSG膜，然后对其进一步进行热处理。由此，B扩散到Fin 410和420中。此后，例如将BSG膜浸入到HF溶液中，以被去除。接着，如图8B中所示，利用以垂直于晶向[110]的方向进行的倾斜离子注入，例如，n型杂质As注入到Fin 410和420。随后，对所获得的结构进行热处理，以在Fin的厚度方向(即[100]方向)上均匀地扩散这些杂质，且同时激活这些杂质。应该注意到，As的注入量应该超过B的注入量，且足以使Fin 420的极性为n型。另一方面，As扩散的距离约等于Fin的厚度，因此，仅在其端部注入了As的Fin，除了端部之外保持它的p型极性。
如上所述，在不需要通常对垂直竖立的Fin结构进行的光刻工艺的情况下，可以容易地将不同极性的导电杂质如期望的分别引入到分离的Fin。因此，可以减小CMOS电路的制造成本。
接着，以与图8B中示出的类似的方式，以入射方向垂直于晶向[110]的倾斜角注入C原子，如图8C所示。当控制注入的加速能量不超过1kV时，注入的C原子位于每个Fin的侧表面部分直到几nm深。结果，在每个Fin上形成了含碳的硅侧表面。此后，对获得的结构进行热氧化处理且用HF溶液来处理，由此在Fin 410的端部和Fin 420的周边上形成抗HF氧化膜440。
随后，通过例如溅射方法在该结构的整个表面上沉积作为第一硅化金属的理想厚度的Pt膜。根据Fin的膜厚来调整Pt膜的厚度，从而通过硅化工艺仅可以硅化该膜的一部分。接着在例如氮气氛中在500℃的温度下对该结构进行热处理，并且由此允许该硅化反应在暴露硅的Fin的侧表面部分中选择性地进行。接着，将未反应的Pt短时间地浸入王水，以选择性地去除它。由此，如图8D中所示，仅在Fin410的除端部之外的两侧表面上获得作为第一硅化物层的PtSi层451。
接着，如图8E中所示，如果要进行溅射蚀刻，则以如图8C中所示的入射方向垂直于晶向[110]的倾斜角注入具有蚀刻特性的元素，例如Ar原子。由此，从各个Fin去除该抗HF氧化膜。另一方面，在各个Fin上的作为第一硅化物层的PtSi层415不暴露于Ar原子。
通过这种方式，在根本不使用光刻工艺的情况下，从Fin 410的端部和Fin 420的周边暴露出硅层。
接着，例如，通过例如溅射方法在该结构的整个表面上沉积作为第二硅化金属的理想厚度的Er膜。根据Fin的膜厚来调整Er膜的厚度，从而通过硅化工艺仅可以硅化每个膜的一部分。接着在例如氮气氛中在300℃的温度下对该结构进行热处理，并由此允许该硅化反应在暴露硅的每一个Fin的两个侧表面部分中选择性地进行。接着，将未反应的Er短时间地浸入硫酸和过氧化氢的混合溶液中，以选择性地去除它。
由此，如图8F所示，仅在Fin 410的端部和Fin 420的周边上形成作为第二硅化物层的ErSi层452。(应该注意到，采用该温度，所获得的层更确切地具有约ErSi1.7的组成比，但是为了简明起见，这里简单地表示为ErSi。)另一方面，在Fin 410除端部之外的两个侧部上保留作为第一硅化物层的PtSi膜451，因此在这些部分上不形成ErSi膜。该PtSi膜是热稳定的且在300℃下根本不发生变化。因此，在300℃下进行的硅化反应期间，该膜作为良好的防硅化膜。
如所述的，在根本不需要进行光刻工艺的情况下，可在Fin 410和420中的每一个的两个侧表面上分别分离地形成第一硅化物层451和第二硅化物层452。由此，Fin 410和420可分别形成p-MOSFET和n-MOSFET。因此，通过使用具有小φp值的PtSi层作为第一硅化物层451和使用具有小φn值的ErSi层作为第二硅化物层452，在每个MOSFET中显著地减小了相对于硅化物层的接触电阻。
另外，显而易见的是利用在p-MOSFET和n-MOSFET之间不同地设置的Fin的取向，在两种极性的MOSFET中可以得到最高驱动功率。
接着上述步骤，通过例如CVD方法沉积具有低介电常数的绝缘膜作为层间膜，并且接着通过例如RIE方法形成到源和漏电极部分的接触孔。另外，沉积诸如Cu的引线材料，并且通过RIE方法或类似方法将该材料成型为所需的形状以形成引线层。接着通过常规技术对得到的结构进行引线步骤、安装步骤等，从而完成了半导体器件。
如上所述，利用根据极性在不同取向上定向的Fin，在不需要通常对该Fin结构进行的光刻工艺的情况下，可以容易地在各自的表面上如期望的分离形成不同类型的硅化物层。因此，在不增加制造成本的情况下，可以实现具有短沟道效应的高迁移率和超高速CMOS电路。
在本实施例中，通过使层间绝缘膜保持一定的应力并将该应力传给Fin，可以调节或增加Fin-MOSFET的迁移率。另外，如第二实施例的情况那样，可以以各种方式改变栅电极材料、硅化源和漏区的方法和蚀刻粒子的类型等。
如上所述，在本实施例中在p-MOSFET和n-MOSFET之间不同地设置Fin的取向来制造Fin-MOSFET结构的CMOS电路。由此，在两种极性的MOSFET中可以得到最高驱动功率。同时，通过倾斜的离子注入，在不需要通常对于垂直竖立的Fin结构进行的光刻工艺的情况下，可以分别地将不同极性的导电杂质引入到p-MOSFET和n-MOSFET中的分离的Fin。
因此，可以获得与结合上述第三实施例所述的类似效果。此外，通过在p-MOSFET和n-MOSFET中分别设置不同取向的Fin以选择对于每个MOSFET的最合适角度，可以进一步增强MOSFET的特性。
修改版应该注意到，本发明不限于上面提供的那些实施例。例如，结合了硅用作单晶半导体层的情况介绍了每个实施例，但是可替换地，可以使用锗(Ge)或其他的半导体材料来代替硅。在这种情况下，通过肖特基键合与源和漏区键合的材料不是硅化物层而是金属-半导体化合物层。另外，在这些实施例中，在p-沟道侧形成含Pt的硅化物层，而在n-沟道侧形成含Er硅化物层。然而，只要金属具有足够小的φp或φn值，则它就可以用作本发明中的硅化金属。
本领域的技术人员可以容易地想到另外的优点和修改。因此，本发明就其最广的方案来说不限于这里示出和介绍的具体细节和有代表性的实施例。因此，在不脱离由附属的权利要求和它们的等价物所限定的总的发明概念的精神或范围的情况下，可以进行各种修改。
权利要求
1.一种MOS型半导体器件，包括在绝缘膜上以壁状形成的单晶半导体层；绝缘地设置在该半导体层的两个侧壁表面中的每一个上的栅电极；形成在所述半导体层上的源和漏区；形成在所述半导体层的所述侧壁表面之一上的第一金属-半导体化合物层，以在所述第一金属-半导体化合物层和所述源和漏区中的每一个之间形成肖特基结；以及具有与所述第一金属-半导体化合物层不同的组成物、且形成在所述半导体层的另一侧壁表面上的第二金属-半导体化合物层，以在所述第二金属-半导体化合物层和所述源和漏区中的每一个之间形成肖特基结。
2.根据权利要求1所述的MOS型半导体器件，其中所述半导体层由硅制成，并且所述第一和第二金属-半导体化合物层由硅化物制成。
3.根据权利要求2所述的MOS型半导体器件，其中所述第一金属-半导体化合物层和所述第二金属-半导体化合物层中的一个包含Pt，而它们中的另一个包含Er。
4.一种MOS型半导体器件，包括多个第一单晶半导体层，各自以壁状形成在绝缘膜上，并且被设置成以第一距离的间隔彼此平行；多个第二单晶半导体层，各自以壁状形成在该绝缘膜上，并且被设置成以比所述第一距离长的第二距离的间隔彼此平行，并且平行于所述第一单晶半导体层；绝缘地设置在所述第一和第二单晶半导体层中的每一个的两个侧壁表面中的每个表面上的栅电极；形成在所述第一和第二单晶半导体层中的每一个上的源和漏区；形成在所述第一单晶半导体层的每个所述侧壁表面上的第一金属-半导体化合物层，以在所述第一金属-半导体化合物层和所述第一单晶半导体层中的相应一个的源和漏区中的每一个之间形成肖特基结；以及具有与所述第一金属-半导体化合物层不同的组成物、且形成在所述第二单晶半导体层的每个所述侧壁表面上的第二金属-半导体化合物层，以在所述第二金属-半导体化合物层和所述第二单晶半导体层中的相应一个的所述源和漏区之间形成肖特基结。
5.根据权利要求4所述的MOS型半导体器件，其中在所述第一金属-半导体化合物层中的每一个中制造p沟道MOSFET，而在所述第二金属-半导体化合物层中的每一个中制造n沟道MOSFET，或在所述第一金属-半导体化合物层中的每一个中制造n沟道MOSFET，而在所述第二金属-半导体化合物层中的每一个中制造p沟道MOSFET。
6.根据权利要求4所述的MOS型半导体器件，其中所述第一和第二金属-半导体化合物层中的每一个由硅制成，并且所述第一和第二金属-半导体化合物层由硅化物制成。
7.根据权利要求6所述的MOS型半导体器件，其中所述第一和第二金属-半导体化合物层中的一个包含Pt，而它们中的另一个包含Er。
8.一种MOS型半导体器件，包括在绝缘膜上以壁状形成的第一单晶半导体层；在该绝缘膜上以壁状形成的、且设置在不同于所述第一单晶半导体层的方向上的第二单晶半导体层；绝缘地设置在所述第一和第二单晶半导体层中的每一个的两个侧壁表面中的每个上的栅电极；形成在所述第一单晶半导体层和所述第二单晶半导体层中的每一个上的源和漏区；形成在所述第一单晶半导体层的每个所述侧壁表面上的第一金属-半导体化合物层，以在所述第一金属-半导体化合物层和形成在所述第一单晶半导体层上的所述源和漏区中的每一个之间形成肖特基结；以及具有与所述第一金属-半导体化合物层不同的组成物、且形成在所述第二单晶半导体层的每个所述侧壁表面上的第二金属-半导体化合物层，以在所述第二金属-半导体化合物层和形成在所述第二单晶半导体层上的所述源和漏区中的每一个之间形成肖特基结。
9.根据权利要求8所述的MOS型半导体器件，其中所述第一单晶半导体层和所述第二单晶半导体层中的每一个由硅制成，将所述第一单晶半导体层的所述侧壁表面定向为基本上垂直于[110]方向或与其等效的晶向，而将所述第二单晶半导体层的所述侧壁表面定向为垂直于[100]方向或与其等效的晶向，并且在所述第一单晶半导体化合物层中制造p沟道MOSFET，而在所述第二单晶半导体化合物层中制造n沟道MOSFET。
10.根据权利要求9所述的MOS型半导体器件，其中所述第一金属-半导体化合物层包含Pt，而所述第二金属-半导体化合物层包含Er。
11.一种MOS型半导体器件的制造方法，该方法包括在绝缘膜上以壁状形成单晶半导体层；在该半导体层的第一侧壁表面和其第二侧壁表面中的每一个上绝缘地形成栅电极；使用该栅电极作为掩膜在所述半导体层上形成源和漏区；以倾斜的角度将碳(C)施加到第一侧壁表面和第二侧壁表面中的第二侧壁表面，其分别对应于所述源和漏区；热氧化所述半导体层的所述第一侧壁表面和第二侧壁表面，接着将它们浸入到HF溶液中，以在施加了C的所述第二侧壁表面上形成侧壁保护绝缘膜；在所述半导体层的所述第一侧壁表面上形成第一金属-半导体化合物层，以在所述第一金属-半导体化合物层和所述源和漏区中的每一个之间形成肖特基结，同时保持所述侧壁保护绝缘膜；并且在所述第二侧壁表面上形成具有与所述第一金属-半导体化合物层不同的组成物的第二金属-半导体化合物层，以在去除所述侧壁保护绝缘膜之后在所述第二金属-半导体化合物层和所述源和漏区中的每一个之间形成肖特基结。
12.根据权利要求11所述的方法，其中通过以倾斜的角度向所述侧壁保护绝缘膜施加离子来将其去除。
13.一种MOS型半导体器件的制造方法，该方法包括在绝缘膜上以壁状形成第一和第二单晶半导体层，其被设置成彼此平行；在所述第一和第二单晶半导体层中的每一个的两个侧壁表面中的每个表面上绝缘地形成栅电极；使用该栅电极作为掩膜在所述第一和第二单晶半导体层中的每一个上形成源和漏区；以倾斜的角度将碳(C)施加到所述第二单晶半导体层的两个侧壁表面；热氧化所述第一和第二单晶半导体层中的每一个的两个侧壁表面，且接着将它们浸入到HF溶液，以在施加了C的所述第二单晶半导体层的每个所述侧壁表面上形成侧壁保护绝缘膜；在所述第一单晶半导体层的两个侧壁表面上形成第一金属-半导体化合物层，以在所述第一金属-半导体化合物层和所述源和漏区中的每一个之间形成肖特基结，同时保持所述侧壁保护绝缘膜；并且在所述第二单晶半导体层的两个侧壁表面上形成具有与所述第一金属-半导体化合物层不同的组成物的第二金属-半导体化合物层，以在去除所述侧壁保护绝缘膜之后在所述第二金属-半导体化合物层和所述源和漏区中的每一个之间形成肖特基结。
14.根据权利要求13所述的方法，其中所述第一和第二单晶半导体层分别由不同导电类型的硅材料制成，所述第一和第二金属-半导体化合物层都由硅化物制成，并且所述第一和第二金属-半导体化合物层中的一个包含Pt，而它们中的另一个包含Er。
15.根据权利要求13所述的方法，为了将C引入到所述第二单晶半导体层的两个侧壁表面，进一步包括为所述第一和第二单晶半导体层中的每一个提供具有预定高度的掩膜部件；通过以第一倾斜角，从与所述第一单晶半导体层相对的一侧将C施加到所述第二单晶半导体层来将C注入到所述第二单晶半导体层的与所述第一单晶半导体层的一侧相对的一个侧壁表面，其中该第一倾斜角是相对于垂直于所述第二单晶半导体层的所述侧壁表面的方向形成的角度中较小的一个；通过以第二倾斜角，从所述第一单晶半导体层的一侧将C施加到所述第二单晶半导体层，来将C注入到所述第二单晶半导体层在所述第一单晶半导体层侧的一个侧壁表面和所述第一单晶半导体层的与所述第二单晶半导体层侧面相对的一个侧壁表面，其中该第二倾斜角是相对于垂直于所述第二单晶半导体层的所述侧壁表面的方向形成的角度中较大的一个；并且通过以第三倾斜角，从与所述第二单晶半导体层相对的一侧将C施加到所述第一单晶半导体层，来去除注入到所述第一单晶半导体层的与所述第二单晶半导体层侧面相对的所述一个侧壁表面中的C，其中该第三倾斜角是相对于垂直于所述第一单晶半导体层的所述侧壁表面的方向形成的角度中较小的一个。
16.根据权利要求15所述的方法，其中所述第一倾斜角是当所述第一单晶半导体层的所述一个侧壁表面被所述掩膜部件隐藏时使得C不能到达该表面的角度，所述第二倾斜角是尽管存在所述掩膜部件也使得C能够到达所述第二单晶半导体层的所述一个侧壁表面的角度，并且所述第三倾斜角是当所述第二单晶半导体层的所述一个侧壁表面被所述掩膜部件隐藏时使得C不能到达该表面的角度。
17.根据权利要求15所述的方法，其中，所述掩膜部件是当处理所述第一和第二单晶半导体层时用作掩膜的绝缘膜。
18.一种MOS型半导体器件的制造方法，该方法包括在绝缘膜上以壁状形成第一单晶半导体层，所述第一单晶半导体层被设置成以第一距离的间隔彼此平行；在该绝缘膜上以壁状形成第二单晶半导体层，所述第二单晶半导体层被设置成以大于该第一距离的第二距离的间隔彼此平行，且平行于所述第一单晶半导体层；在所述第一和第二单晶半导体层中的每一个的每个侧壁表面上绝缘地形成栅电极；使用该栅电极作为掩膜在所述第一和第二单晶半导体层中的每一个上形成源和漏区；通过以倾斜的角度施加C，将C注入到所述第二单晶半导体层中的每一个的两个侧表面；热氧化所述第一和第二单晶半导体层中的每一个的两个侧壁表面，接着将它们浸入到HF溶液，以在施加了C的所述第二单晶半导体层中的每一个的两个侧壁表面上形成侧壁保护绝缘膜；在所述第一单晶半导体层中的每一个的每个侧壁表面上形成第一金属-半导体化合物层，以在所述第一金属-半导体化合物层和所述第一单晶半导体层中的相应一个的所述源和漏区中的每一个之间形成肖特基结，同时保持所述侧壁保护绝缘膜；并且在所述第二单晶半导体层中的每一个的每个侧壁表面上形成具有与所述第一金属-半导体化合物层不同的组成物的第二金属-半导体化合物层，以在去除所述侧壁保护绝缘膜之后在所述第二金属-半导体化合物层和所述第二单晶半导体层中的相应一个的所述源和漏区中的每一个之间形成肖特基结。
19.根据权利要求18所述的方法，为了将C引入到所述第二单晶半导体层中的每一个的两个侧壁表面，进一步包括为所述第一和第二单晶半导体层中的每一个提供具有预定高度的掩膜部件；并且设置C的倾斜入射角，使得所述第一单晶半导体层以所述设定的间隔排列时C不到达所述第一单晶半导体层的所述侧壁表面，但是所述第二单晶半导体层以所述设定的间隔排列时C到达所述第二单晶半导体层的所述侧壁表面。
20.根据权利要求19所述的方法，其中，所述掩膜部件由当处理所述第一和第二单晶半导体层时用作掩膜的绝缘膜形成。
21.根据权利要求18所述的方法，其中所述第一和第二单晶半导体层分别由不同导电类型的硅材料制成，所述第一和第二金属-半导体化合物层都由硅化物制成，并且第一组所述第一金属-半导体化合物层和第二组所述第二金属-半导体化合物层之一的每个所述金属-半导体化合物层包含Pt，而所述第一组和所述第二组中另外一组的每个所述金属-半导体化合物层包含Er。
22.根据权利要求21所述的方法，进一步包括为所述第一和第二单晶半导体层中的每一个提供具有预定高度的掩膜；并且设定杂质离子的倾斜入射角，以使得所述第一单晶半导体层以所述设定的间隔排列时所述杂质离子不能到达所述第一单晶半导体层的所述侧壁表面，但是当所述第二单晶半导体层以所述设定的间隔排列时所述杂质离子能到达所述第二单晶半导体层的所述侧壁表面，由此通过所述杂质离子的倾斜入射将所述杂质选择性地注入到所述第二单晶半导体层。
23.一种MOS型半导体器件的制造方法，该方法包括在绝缘膜上形成各自为薄壁状的第一和第二单晶半导体层，且被设置成定向在彼此不同的排列方向上；在所述第一和第二单晶半导体层中的每一个的两侧壁表面中的每个表面上绝缘地形成栅电极；使用该栅电极作为掩膜在所述第一和第二单晶半导体层中的每一个上形成源和漏区；在平行于所述第一单晶半导体层的两个侧壁表面的方向上施加碳(C)，以在不将C注入到所述第一单晶半导体层的两个侧壁表面的情况下将C注入到所述第二单晶半导体层的两个侧壁表面；热氧化所述第一和第二单晶半导体层中的每一个的所述两个侧壁表面，接着将它们浸入到HF溶液，以在施加了C的所述第二单晶半导体层的每个所述侧壁表面上形成侧壁保护绝缘膜；在所述第一单晶半导体层中的每一个的每个侧壁表面上形成第一金属-半导体化合物层，以在所述第一金属-半导体化合物层和所述第一单晶半导体层的所述源和漏区中的每一个之间形成肖特基结，同时保持所述侧壁保护绝缘膜；并且在所述第二单晶半导体层的每个侧壁表面上形成具有与所述第一金属-半导体化合物层不同的组成物的第二金属-半导体化合物层，以在去除所述侧壁保护绝缘膜之后在所述第二金属-半导体化合物层和所述第二单晶半导体层的所述源和漏区中的每一个之间形成肖特基结。
24.根据权利要求23所述的方法，为了形成所述第一和第二单晶半导体层，进一步包括形成n型第一单晶硅层，使得将其侧壁表面定向为垂直于[110]方向或与其等效的晶向，并且形成p型第二单晶硅层，使得将其侧壁表面定向为垂直于[100]方向或与其等效的晶向。
25.根据权利要求24所述的方法，其中所述第一金属-半导体化合物层是包含Pt的硅化物，而所述第二金属-半导体化合物层是包含Er的硅化物。
全文摘要
一种MOS型半导体器件包括在绝缘膜上以薄壁状形成的单晶半导体层；通过栅绝缘膜形成在半导体层的两个侧壁表面中的每一个上的栅电极；形成在半导体层上以对应于栅电极的的源和漏区；在半导体层的一个侧壁表面上形成的第一金属－半导体化合物层，以与源和漏区形成肖特基结；以及具有与第一金属－半导体化合物层不同组成物、且形成在半导体层的另一侧壁表面上的第二金属－半导体化合物层，以与源和漏区形成肖特基结。
文档编号H01L29/49GK1881614SQ200610059230
公开日2006年12月20日 申请日期2006年1月27日 优先权日2005年2月4日
发明者土明正胜 申请人:株式会社东芝