专利名称：基于fifo结构总线控制方式的直流电子负载的制作方法
技术领域：
本实用新型涉及电子负载领域，具体是一种基于FIFO结构总线控制方式的直流电子负载。
背景技术：
1、直流电子负载是一种基本测量仪器，可模拟实际的负载和特殊的负载波形，用于直流电源供应器等的测试。目前，直流电子负载控制方式大多采用MCU+分立器件组合的控制方式。MCU —般采用单片机、ARM7和DSP等，分立器件根据应用需求一般分为总线扩展芯片、锁存芯片、总线驱动/隔离芯片、RAM、译码芯片、基本门电路芯片、串并/并串转换芯片和简单可编程逻辑芯片(例如GAL)等等。2、传统技术的控制方式，适合于简易电子负载的开发，功能简单，性能要求较低。随着各种被测设备的技术发展，特别是新能源行业的应用，比如LED DRIVER，对电子负载提出了更高要求；要求电子负载有更完善的功能，更快速的反应速度，更准确的测量精度，甚至更快速的升级能力等等。传统技术的控制方式，用于实现较复杂的功能和达到较高性能要求，对MCU有较高要求，比如有丰富的专用接口(如SPI、CAN等)，通用I/O 口，甚至高主频CPU等。同时，需要大量的数字集成芯片做为外围电路。此种设计主要缺点如下(1)对MCU要求较高，需要有丰富的外围接口，限制选型；(2)电路设计复杂，MCU外围芯片较多，影响采购和后期维护；(3)电路通用性较差，比如更换一款不同接口的ADC，需改动的电路可能较多；(4)时序控制慢，较难实现复杂逻辑运算，难满足部分高性能要求。
发明内容针对现有技术中存在的缺陷和不足，本实用新型提供直流电子负载的总线控制结构，以实现算法更快速准确、控制接口裁剪方便、兼容性强、可移植性强、时序控制快速灵活。为实现上述目的，本实用新型提供了一种基于FIFO结构总线控制方式的直流电子负载，包括DSP模块1、FPGA模块2 ；所述DSP模块1包括DSP主控芯片、XINTF接口 3、 DSP输入时钟4 ；所述FPGA模块2包括依次双向数据交互的三态总线收发单元5、FIFO收发单元6、并串/串并转换单元7、状态机接口单元8 ； XINTF接口 3与三态总线收发单元5 数据交互；状态机接口单元8向FPGA外围接口单元8’发送和接受数据。所述DSP的XINTF接口 3包括16位数据总线、8位地址总线、读写控制线、片选控制线、FPGA复位信号；使DSP模块的XINTF接口 3中的16位数据总线、8位地址总线、读写控制总线与FPGA模块2的三态总线收发单元5数据交互。所述FPGA模块2还包括FPGA输入时钟10，其通过时钟分配单元9为FPGA模块的各个功能单元提供单独时钟。所述XINTF接口 3为DSP外部存储器接口，配置为异步SRAM接口形式。所述三态总线收发单元5为异步SRAM接口，接口采样频率为DSP激活频率的三倍，能在第二个采样周期进行数据的读或者写，当无数据读或写时，数据总线处于高阻状态。所述FIFO收发单元6包括多个发、收异步FIFO结构，供完成不同类型数据的缓冲，每个异步FIFO结构包括16位并行数据输入端Data[15. . 0]、使能信号输入端wrreq、时钟信号输入端wclk、16位并行数据输出端q[15. . 0]、使能信号输出端rdreq、时钟信号输出端rdclk、空信号端rdempty。所述FIFO收发单元6包括3个发送异步FIFO结构和4个接收异步FIFO结构，所述发送异步FIFO结构供地址、写使能Wr和片选信号CS2判断产生发送的读使能信号，所述接收异步FIFO结构供地址、读使能Rd和片选信号CS2判断产生接收的写使能信号。所述时钟分配单元9包括FPGA锁相环PLL和计数分频器，能产生异步时钟，作为异步FIFO结构的读和写时钟。本实用新型的主要优点如下 1、电路设计简单，DSP+FPGA ；2、DSP实现核心算法，算法精确快速；3、FPGA实现各种数字接口，接口实现灵活，通用性强；4、FPGA实现各种时序逻辑，时序控制准确快速，维护性强。此结构能充分发挥DSP在算法方面的优势，同时发挥FPGA在时序控制方面的优势。DSP和FPGA，优势互补，算法实现更快速准确，控制接口裁剪方便，兼容性强，可移植性强，时序控制快速灵活。
图1为基于FIFO结构的总线控制结构框图；图2为FPGA内部实现框图；图3为异步FIFO接口框图；图4为异步FIFO时序图；图5为FPGA状态机接口单元与外部接口连接框图。附图标号1、DSP模块，2、FPGA模块，3、DSP XINTF (外部扩展)接口，4、DSP输入时钟，5、三态总线单元，6、FIFO收发单元，7、并串/串并转换单元，8、状态机接口单元，9、时钟分配单元，10、FPGA输入时钟，8，、FPGA外围接口单元。
以下结合附图对本实用新型做进一步说明。
具体实施方式
如图1、2所示。DSP为主控芯片，其XINTF接口的总线包括16位数据总线、8位地址总线、读写控制线、片选控制线、FPGA复位信号；使用DSP的XINTF接口中的16位数据总线、8位地址总线、读写控制线、片选控制线完成与FPGA的数据交互；FPGA与DSP的接口为三态总线接口，三态总线接口的读写输入线和8位地址线产生8路FIFO的使能信号，即控制8路FIFO的读写；FIFO结构的位宽为16位，FPGA内部发送FIFO输出16位宽数据，送入并串转换单元，转换为串行数据后，由状态机接口单元完成数据发送；状态机接口单元接收串行数据，送入串并转换单元，转换为并行数据后，送入FPGA内部接收FIFO结构，然后由三态总线接口发送到DSP ；FIFO结构深度一般设置为8到16个字节，读写时钟分离，起到良好的数据缓冲作用。下面将对每个单元详细叙述。DSP XINTF (外部扩展)接口，为DSP外部存储器接口，配置为异步SRAM接口形式。 任何对XINTF空间的读或写操作的时序可以分为三个阶段建立、激活和跟踪。在建立阶段，访问信号的片选信号变为低电平，产生地址信号；在激活阶段，读或写信号变成低电平， 数据锁存到数组总线上；在跟踪阶段，读或写信号置高，片选信号为低。在本应用中，仅判断激活阶段，并在激活阶段完成数据读或写。所以，在建立阶段和跟踪阶段，仅建立最小等待周期；在激活状态，建立周期为采样周期的三倍。三态总线收发单元，为FPGA与DSP XINTF连接的异步SRAM接口。接口采样频率为DSP激活频率的三倍，在第二个采样周期进行数据的读或者写，可有效保证数据的正确性。当无数据读或写时，数据总线处于高阻状态。FIFO收发单元，包括7个异步FIFO结构，完成不同类型数据的缓冲，如图3所示。 Data[15. . 0]表示输入16位并行数据，wrreq表示输入使能信号(高电平有效)，wrclk表示输入时钟信号(上升沿采样)，q[15. . 0]表示输出16位并行数据，rdreq表示输出使能信号 (高电平有效)，rdclk表示输出时钟信号(上升沿采样)，rdempty信号表示数据是否为空(低高电平表示有数据)。异步FIFO，深度为16个字节，时序图请参阅图4。数据有效后，当写时钟上升沿采样数据后，延时两个读时钟，空信号(rdempty)置低，表示FIFO有数据；判断空信号为低，启动读数据，上升沿读取数据，当FIFO中最后一个数据读取后，空信号(rdempty)置高。FIFO收发单元，共7个异步FIFO结构3个发送FIFO和4个接收FIFO。地址Al、 读使能(Rd)和片选信号(CS2)判断产生接收FIF0_1的写使能信号，依次类推，地址A7、写使能(Wr)和片选信号(CS2)判断产生发送FIF0_3的读使能信号。异步FIFO结构的读和写时钟为异步时钟，由时钟分配单元分别产生。并串/串并转换单元，主要完成数据宽度的转换，实现串行数据与并行数据的良好交互。状态机接口单元，是FPGA与外部电路的接口单元，接口框图请参阅图5。此单元主要完成对ADC、DAC和开关信号的控制，以及各种保护信号的判断等功能。时钟分配单元，主要由FPGA锁相环(PLL)和计数分频器组成，主要作用为FPGA 各个功能单元提供单独时钟。虽然本实用新型以较佳实施例揭露如上，然其并非用以限定本实用新型，在不背离本实用新型精神及其实质的情况下，熟悉本领域的技术人员当可根据本实用新型作出各种相应的改变和变形，但这些相应的改变和变形都应属于本实用新型所附的权利要求的保护范围。
权利要求1.一种基于FIFO结构总线控制方式的直流电子负载，其特征在于包括DSP模块(1)、 FPGA模块(2)；所述DSP模块(1)包括DSP主控芯片、XINTF接口( 3)、DSP输入时钟(4)；所述FPGA模块(2)包括依次双向数据交互的三态总线收发单元(5)、FIF0收发单元(6)、并串 /串并转换单元(7)、状态机接口单元(8); XINTF接口(3)与三态总线收发单元(5)数据交互；状态机接口单元(8)向FPGA外围接口单元(8’ )发送和接受数据。
2.根据权利要求1所述的基于FIFO结构总线控制方式的直流电子负载，其特征在于 所述DSP的XINTF接口(3)包括16位数据总线、8位地址总线、读写控制线、片选控制线、 FPGA复位信号；使DSP模块的XINTF接口(3)中的16位数据总线、8位地址总线、读写控制总线与FPGA模块(2)的三态总线收发单元(5)数据交互。
3.根据权利要求2所述的基于FIFO结构总线控制方式的直流电子负载，其特征在于 所述FPGA模块(2)还包括FPGA输入时钟(10)，其通过时钟分配单元(9)为FPGA模块的各个功能单元提供单独时钟。
4.根据权利要求1或2或3所述的基于FIFO结构总线控制方式的直流电子负载，其特征在于所述XINTF接口(3)为DSP外部存储器接口，配置为异步SRAM接口形式。
5.根据权利要求1或2或3所述的基于FIFO结构总线控制方式的直流电子负载，其特征在于所述三态总线收发单元(5)为异步SRAM接口，接口采样频率为DSP激活频率的三倍，能在第二个采样周期进行数据的读或者写，当无数据读或写时，数据总线处于高阻状态。
6.根据权利要求1或2或3所述的基于FIFO结构总线控制方式的直流电子负载， 其特征在于所述FIFO收发单元(6)包括多个发、收异步FIFO结构，供完成不同类型数据的缓冲，每个异步FIFO结构包括16位并行数据输入端(Data[15. . 0])、使能信号输入端(wrreq)、时钟信号输入端(wrclk)、16位并行数据输出端(q[15..0])、使能信号输出端 (rdreq)、时钟信号输出端(rdclk)、空信号端(rdempty)。
7.根据权利要求6所述的基于FIFO结构总线控制方式的直流电子负载，其特征在于 所述FIFO收发单元(6)包括3个发送异步FIFO结构和4个接收异步FIFO结构，所述发送异步FIFO结构供地址、写使能(Wr)和片选信号(CS2)判断产生发送的读使能信号，所述接收异步FIFO结构供地址、读使能(Rd)和片选信号(CS2)判断产生接收的写使能信号。
8.根据权利要求3所述的基于FIFO结构总线控制方式的直流电子负载，其特征在于 所述时钟分配单元(9)包括FPGA锁相环(PLL)和计数分频器，能产生异步时钟，作为异步 FIFO结构的读和写时钟。
专利摘要本实用新型公开了一种基于FIFO结构总线控制方式的直流电子负载，包括DSP模块(1)、FPGA模块(2)；所述DSP模块(1)包括DSP主控芯片、XINTF接口(3)、DSP输入时钟(4)；所述FPGA模块(2)包括依次双向数据交互的三态总线收发单元(5)、FIFO收发单元(6)、并串/串并转换单元(7)、状态机接口单元(8)；XINTF接口(3)与三态总线收发单元(5)数据交互；状态机接口单元(8)向FPGA外围接口单元(8')发送和接受数据。本实用新型能充分发挥DSP在算法方面和FPGA在时序控制方面的优势，算法更快速准确，控制接口裁剪方便，兼容性、可移植性强，时序控制快速灵活。
文档编号G01R1/28GK202216989SQ20112030970
公开日2012年5月9日 申请日期2011年8月24日 优先权日2011年8月24日
发明者张建芳, 汤承昭, 葛磊 申请人:山东艾诺仪器有限公司