专利名称：电压检测电路的制作方法
技术领域：
本发明涉及电压检测技术领域，更具体地说，涉及ー种电压检测电路。
背景技术：
目前，传统的电压检测电路主要由电阻分压电路、带隙基准电路和电压比较器组成。如图I所示，在电压检测过程中，通过电阻分压电路100为电压比较器104的正极端提供ー个Vdiv的输入，带隙基准电路102为电压比较器104的负极端提供一个稳定的參考电压Vref。当VCC足够高使得Vdiv大于Vref时,通过电压比较器104送出的Vout会给下级电路产生激励，表示此时电压为高电压，反之则表示此时电压为低电压。由于传统的电压检测电路中的电阻分压电路100部分存在电流通路，因此会使得检测电路的功耗增大；并且，由于带隙基准电路102和电压比较器104的电路较为复杂，因 此会增加电压检测电路的设计难度和増大芯片的面积。
发明内容
有鉴于此，本发明提供ー种电压检测电路，以实现电路设计简单、降低电路功耗和減少集成芯片占用面积。为解决上述技术问题，本发明采用的技术方案为ー种电压检测电路，包括输入端与信号输入端相连，用于根据所述信号输入端信号生成逻辑脉冲并将其发送的脉冲发生器(201);输入端与所述脉冲发生器(201)的输出端相连，用于将所述脉冲发生器(201)发送的逻辑脉冲进行滤波的滤波器(202)；输入端与所述滤波器(202)的输出端相连，用于将经过所述滤波器(202)滤波后的逻辑脉冲进行反相的反相器(203)；与所述反相器(203)输出端相连，用于根据经过所述反相器(203)反相后的逻辑脉冲导通或截止的MOS管(204)；分别与所述信号输入端和MOS管(204)的漏极相连，用于根据所述信号输入端信号控制导通或截止的MOS管(205)；输入端分别与所述MOS管(204)和MOS管(205)的漏极相连，输出端与电压输出端相连，用于将所述逻辑脉冲状态保持并反向的锁存器(206)。优选地，所述MOS管(204)为PMOS管。优选地，所述MOS管(205)为NMOS管。优选地，所述脉冲发生器(201)包括反相器(301)、反相器(302)、反相器(303)和反相器(304);其中所述反相器(301)的输入端与信号输入端相连；所述反相器(301)、反相器(302)、反相器(303)和反相器(304)依次串联。优选地，所述滤波器(202)包括与非门(307)和反相器(309);其中
所述与非门(307)的输入端分别与所述第反相器(301)的输出端和反相器(304)的输出端相连；所述反相器(309)的输入端与所述与非门(307)的输出端相连，输出端与所述反相器(311)的输入端相连。优选地，所述锁存器(206)包括反相器(316)和反相器(317);其中所述反相器(316)的输入端与所述MOS管(314)和MOS管(313)的漏极相连,输出端与电压输出端相连；所述反相器(317)的输入端与所述反相器(316)的输出端相连，输出端与所述反相器(316)的输入端相连。ー种电压检测电路，包括输入端与信号输入端相连，用于根据所述信号输入端信号生成逻辑脉冲并将其发送的脉冲发生器(401)；输入端与所述脉冲发生器(401)的输出端相连，用于将所述脉冲发生器(401)发送的逻辑脉冲进行滤波的滤波器(402)；输入端与信号输入端相连，用于将所述信号输入端信号反相的反相器(403)；与所述反相器(403)输出端相连，用于根据经过所述反相器(403)反相后的逻辑控制导通或截止的MOS管(405)；输入端与所述滤波器(402)的输出端相连，用于将经过所述滤波器(402)滤波后的逻辑脉冲进行反相的反相器(404)；与所述反相器(404)输出端相连，用于根据经过所述反相器(404)反相后的逻辑脉冲控制导通或截止的MOS管(406)；
输入端分别与所述MOS管(405)和MOS管(406)的漏极相连,输出端与电压输出端相连，用于将所述逻辑脉冲状态保持并反向的锁存器(407)。优选地，所述MOS管(405)为PMOS管。优选地，所述MOS管(406)为NMOS管。优选地，所述脉冲发生器(407)包括反相器(502)、反相器(503)和反相器(504);其中所述反相器(502)的输入端与信号输入端相连；所述反相器(502)、反相器(503)和反相器(504)依次串联。优选地，所述滤波器(402)包括或非门(507)和反相器(509);其中所述或非门(507)的输入端分别与所述反相器(504)的输出端和信号输入端相连；所述反相器(509)的输入端与所述或非门(507)的输出端相连，输出端与所述反相器(511)的输入端相连。优选地，所述锁存器(407)包括反相器(516)和反相器(517);其中所述反相器(516)的输入端与所述MOS管(514)和MOS管(513)的漏极相连,输出端与电压输出端相连；所述反相器(517)的输入端与所述反相器(516)的输出端相连，输出端与所述反相器(516)的输入端相连。
从上述的技术方案可以看出，本发明公开的ー种电压检测电路，由于电路中不存在电流通路，因此，在电路工作或静止时功耗较低；且构成电压检测电路的元器件结构简单，降低了电压检测电路设计的难度和减小了集成电压检测电路芯片的面积。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图I为现有技术的电压检测电路的电路图；图2为本发明实施例公开的ー种电压检测电路的电路图； 图3为本发明另ー实施例公开的ー种电压检测电路的电路图；图4为本发明另ー实施例公开的ー种电压检测电路的电路图；图5为本发明另ー实施例公开的ー种电压检测电路的电路图。
具体实施例方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。本发明实施例公开了ー种电压检测电路，以实现电路设计简单、降低电路功耗和減少集成芯片占用面积。如图2所示，实施例公开的ー种电压检测电路，包括输入端与信号输入端ENB相连，用于根据信号输入端ENB信号生成逻辑脉冲并将其发送的脉冲发生器201 ；输入端与脉冲发生器201的输出端相连，用于将脉冲发生器201发送的逻辑脉冲进行滤波的滤波器202 ；输入端与滤波器202的输出端相连，用于将经过滤波器202滤波后的逻辑脉冲进行反向的反相器203;与反相器203输出端相连，用于根据经过反相器203反向后的逻辑脉冲导通或截止的MOS管204 ；分别与信号输入端ENB和MOS管204的漏极相连，用于根据信号输入端ENB信号控制导通或截止的MOS管205 ；输入端分别与MOS管204和MOS管205的漏极相连，输出端与信号输出端OUT相连，用于将逻辑脉冲状态保持并反向的锁存器206。具体的，MOS管204为PMOS管。具体的，MOS管205为NMOS管。如图3所不,具体的，脉冲发生器包括反相器301、反相器302、反相器303和反相器304 ;其中
反相器301的输入端与信号输入端ENB相连；反相器301、反相器302、反相器303和反相器304依次串联。具体的，滤波器包括与非门307和反相器309 ;其中与非门307的输入端分别与反相器301的输出端和反相器304的输出端相连；反相器309的输入端与与非门307的输出端相连,输出端与所反相器311的输入
端相连。具体的，锁存器包括反相器316和反相器317 ;其中
反相器316的输入端与MOS管314和MOS管313的漏极相连,输出端与信号输出端OUT相连；反相器317的输入端与反相器316的输出端相连,输出端与反相器316的输入端相连。在上述实施例中，初始时，信号输入端ENB等于逻辑‘I’，信号输出端OUT等于逻辑‘I’。当信号输入端ENB信号为逻辑‘0’时，电压检测电路开始工作。由于逻辑为‘0’的信号需要经过反相器301、反相器302、反相器303和反相器304的反向和延时传，因此，在电压检测电路开始工作时，节点305和节点306会有ー个同时为逻辑‘I’的状态，逻辑‘I’的状态时间等于反相器302、反相器303和反相器304传输延时的时间。当电压检测电路的电源电压为高电压，节点305和节点306同时为逻辑‘I’吋，由于构成与非门307和反相器309的MOS管阈值电压Vthji大于构成反相器301、反相器302、反相器303和反相器304的MOS管的阈值电压Vthい因此，可以经与非门307产生ー个逻辑‘0’并经反相器309反向后在节点310输出ー个逻辑‘I’方形或三角形脉冲。反相器311将节点310输出的逻辑‘I’方形或三角形脉冲反向整形为逻辑‘0’脉冲，并传输至节点312，节点312的逻辑‘0’使PMOS管314导通，在节点315产生逻辑‘1’，节点315产生的逻辑‘ I’经由反相器316和反相器317组成的锁存器保存并反向后，在信号输出端OUT输出逻辑‘O’。因此，当信号输出端OUT为逻辑‘0’时，电压检测电路检测出的电源输出端电压为高电压。当电压检测电路的电源电压为低电压时，反相器302、反相器303和反相器304的传输延时会加大，同时由于构成与非门307和反相器309的MOS管阈值电压VTH—H大于构成反相器301、反相器302、反相器303和反相器304的MOS管的阈值电压VTH—い因此，与非门307和反相器309的传输延时会较反相器302、反相器303和反相器304更大，这就使得当输入电压为低电压时，节点305和节点306同时为逻辑‘I’的时间不足以在节点310产生ー个逻辑‘I’方形或三角脉冲，此时，PMOS管314始终保持关断，NMOS管313截止，节点315保持初始状态时的逻辑‘0’，节点315的逻辑‘0’经由反相器316和反相器317组成的锁存器保存并反向后，在信号输出端OUT输出逻辑‘I’。因此，当信号输出端OUT为逻辑‘I’吋，电压检测电路检测出的电源输出端电压为低电压。如图4所示，实施例公开的另一中电压检测电路，包括输入端与信号输入端ENB相连，用于根据信号输入端信号生成逻辑脉冲并将其发送的脉冲发生器401 ；输入端与脉冲发生器401的输出端相连，用于将脉冲发生器401发送的逻辑脉冲进行滤波的滤波器402 ；输入端与信号输入端ENB相连,用于将信号输入端信号反相的反相器403 ；与反相器403输出端相连，用于根据经过反相器403反相后的逻辑控制导通或截止的MOS管405 ；输入端与滤波器402的输出端相连，用于将经过滤波器402滤波后的逻辑脉冲进行反相的反相器404;与反相器404输出端相连，用于根据经过反相器404反相后的逻辑脉冲导通或截止的MOS管406 ；输入端分别与MOS管405和MOS管406的漏极相连，输出端与电压输出端相连，用于将逻辑脉冲状态保持并反向的锁存器407。
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具体的，MOS管405为PMOS管。具体的，MOS管406为NMOS管。如图5所示，具体的，脉冲发生器包括反相器502、反相器503和反相器504 ;其中反相器502的输入端与信号输入端ENB相连；反相器502、反相器503和反相器504依次串联。具体的，滤波器包括或非门507和反相器509 ;其中或非门507的输入端分别与反相器504的输出端和信号输入端ENB相连；反相器509的输入端与或非门507的输出端相连,输出端与反相器511的输入端相连。具体的，锁存器包括反相器516和反相器517 ;其中反相器516的输入端与MOS管514和MOS管513的漏极相连,输出端与电压输出端OUT相连；反相器517的输入端与反相器516的输出端相连,输出端与反相器516的输入端相连。在上述实施例中，初始时，信号输入端ENB等于逻辑‘I’，信号输出端OUT等于逻辑‘O’。当信号输入端ENB信号为逻辑‘0’时，电压检测电路开始工作。由于逻辑为‘0’的信号需要经过反相器502、反相器503和反相器504的反向和延时传输，因此，在电压检测电路开始工作时，节点505和节点506会有一个同时为逻辑‘0’的状态，逻辑‘0’的状态时间等于反相器502、反相器503和反相器504传输延时的时间。当电压检测电路的电源电压为高电压，节点505和节点506同时为逻辑‘0’吋，由于构成或非门507和反相器509的MOS管阈值电压Vthji大于构成反相器502、反相器503和反相器504的MOS管的阈值电压Vthン因此，可以经或非门507产生ー个逻辑‘I’脉冲并经反相器509反向后在节点510输出ー个逻辑‘0’方形或三角形脉冲。反相器511将节点510输出的逻辑‘0’方形或三角形脉冲反向整形为逻辑‘I’脉冲，并传输至节点512，节点512的逻辑‘I’脉冲使NMOS管513导通，反相器501将信号输入端的逻辑‘0’反向并输出逻辑‘I’至PMOS管514的栅极，PMOS管514保持关断。因此，在节点515输出逻辑‘0’，节点515产生的逻辑‘0’脉冲经由反相器516和反相器517组成的锁存器保存并反向后，在信号输出端OUT输出逻辑‘I’。因此，当信号输出端OUT为逻辑‘I’时，电压检测电路检测出的电源输出端电压为高电压。当电压检测电路的电源电压为低电压时，反相器502、反相器503和反相器504的传输延时会加大，同时由于构成或非门507和反相器509的MOS管阈值电压VTH—H大于构成反相器502、反相器503和反相器504的MOS管的阈值电压Vrajj,因此,或非门507和反相器509的传输延时会较反相器502、反相器503和反相器504更大，这就使得当输入电压为低电压时，节点505和节点506同时为逻辑‘0’的时间不足以在节点510产生ー个逻辑‘0’方形或三角脉冲，反相器511将输出逻辑‘0’至节点512，此时，NMOS管513始终保持关断，节点515保持初始状态时的逻辑‘I’，节点515的逻辑‘I’经由反相器516和反相器517组成的锁存器保存并反向后，在信号输出端OUT输出逻辑‘O’。因此，当信号输出端OUT为逻辑‘0’时，电压检测电路检测出的电源输出端电压为低电压。本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相參见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
权利要求
1.ー种电压检测电路，其特征在于，包括 输入端与信号输入端相连，用于根据所述信号输入端信号生成逻辑脉冲并将其发送的脉冲发生器(201); 输入端与所述脉冲发生器(201)的输出端相连，用于将所述脉冲发生器(201)发送的逻辑脉冲进行滤波的滤波器(202)； 输入端与所述滤波器(202)的输出端相连，用于将经过所述滤波器(202)滤波后的逻辑脉冲进行反相的反相器(203)； 与所述反相器(203)输出端相连，用于根据经过所述反相器(203)反相后的逻辑脉冲控制导通或截止的MOS管(204)； 分别与所述信号输入端和MOS管(204)的漏极相连，用于根据所述信号输入端信号导通或截止的MOS管(205)； 输入端分别与所述MOS管(204)和MOS管(205)的漏极相连，输出端与电压输出端相连，用于将所述逻辑脉冲状态保持并反向的锁存器(206)。
2.根据权利要求I所述的电路，其特征在于，所述MOS管(204)为PMOS管。
3.根据权利要求I所述的电路，其特征在于，所述MOS管(205)为NMOS管。
4.根据权利要求I所述的电路，其特征在于，所述脉冲发生器(201)包括反相器(301)、反相器(302)、反相器(303)和反相器(304);其中 所述反相器(301)的输入端与信号输入端相连； 所述反相器(301)、反相器(302)、反相器(303)和反相器(304)依次串联。
5.根据权利要求I所述的电路，其特征在于，所述滤波器(202)包括与非门(307)和反相器(309);其中 所述与非门(307)的输入端分别与所述第反相器(301)的输出端和反相器(304)的输出端相连； 所述反相器(309)的输入端与所述与非门(307)的输出端相连，输出端与所述反相器(311)的输入端相连。
6.根据权利要求I所述的电路，其特征在于，所述锁存器(206)包括反相器(316)和反相器(317);其中 所述反相器(316)的输入端与所述MOS管(314)和MOS管(313)的漏极相连，输出端与电压输出端相连； 所述反相器(317)的输入端与所述反相器(316)的输出端相连，输出端与所述反相器(316)的输入端相连。
7.ー种电压检测电路，其特征在于，包括 输入端与信号输入端相连，用于根据所述信号输入端信号生成逻辑脉冲并将其发送的脉冲发生器(401)； 输入端与所述脉冲发生器(401)的输出端相连，用于将所述脉冲发生器(401)发送的逻辑脉冲进行滤波的滤波器(402)； 输入端与信号输入端相连，用于将所述信号输入端信号反相的反相器(403)； 与所述反相器(403)输出端相连，用于根据经过所述反相器(403)反相后的逻辑控制导通或截止的MOS管(405)；输入端与所述滤波器(402)的输出端相连，用于将经过所述滤波器(402)滤波后的逻辑脉冲进行反相的反相器(404)； 与所述反相器(404)输出端相连，用于根据经过所述反相器(404)反相后的逻辑脉冲控制导通或截止的MOS管(406)； 输入端分别与所述MOS管(405)和MOS管(406)的漏极相连，输出端与电压输出端相连，用于将所述逻辑脉冲状态保持并反向的锁存器(407)。
8.根据权利要求7所述的电路，其特征在于，所述MOS管(405)为PMOS管。
9.根据权利要求7所述的电路，其特征在于，所述MOS管(406)为NMOS管。
10.根据权利要求7所述的电路，其特征在于，所述脉冲发生器(407)包括反相器(502)、反相器(503)和反相器(504);其中 所述反相器(502)的输入端与信号输入端相连； 所述反相器(502)、反相器(503)和反相器(504)依次串联。
11.根据权利要求7所述的电路，其特征在于，所述滤波器(402)包括或非门(507)和反相器(509);其中 所述或非门(507)的输入端分别与所述反相器(504)的输出端和信号输入端相连； 所述反相器(509)的输入端与所述或非门(507)的输出端相连，输出端与所述反相器(511)的输入端相连。
12.根据权利要求7所述的电路，其特征在于，所述锁存器(407)包括反相器(516)和反相器(517);其中 所述反相器(516)的输入端与所述MOS管(514)和MOS管(513)的漏极相连，输出端与电压输出端相连； 所述反相器(517)的输入端与所述反相器(516)的输出端相连，输出端与所述反相器(516)的输入端相连。
全文摘要
本发明公开了一种电压检测电路，包括输入端与信号输入端相连，用于根据信号输入端信号生成逻辑脉冲的脉冲发生器；输入端与脉冲发生器相连，用于将脉冲发生器发送的逻辑脉冲进行滤波的滤波器；输入端与滤波器相连，用于将经过滤波器滤波后的逻辑脉冲进行反相的第一反相器；与第一反相器相连，用于根据经过第一反相器反向后的逻辑脉冲导通或截止的第一MOS管；分别与信号输入端和第一MOS管的漏极相连，用于根据信号输入端信号导通或截止的第二MOS管；输入端分别与第一MOS管和第二MOS管相连，输出端与电压输出端相连，用于将逻辑脉冲状态保持并反向的锁存器。本发明能实现电路设计简单、降低电路功耗和减少集成芯片占用面积。
文档编号G01R19/00GK102707124SQ20121021395
公开日2012年10月3日 申请日期2012年6月26日 优先权日2012年6月26日
发明者王林, 郑坚斌, 黄瑞锋 申请人:苏州兆芯半导体科技有限公司