专利名称：用于开路检测的极低功耗数字化电路结构及其检测方法
技术领域：
本发明涉及一种开路故障检测电路，尤其涉及一种用于开路检测的极低功耗数字化电路结构。
背景技术：
近年来，随着微电子技术的日趋成熟，集成电路越来越复杂，电路规模越来越大，因此，对于超大规模集成电路(VLSI )、甚大规模集成电路(ULSI)的电路可靠性要求也越来越高。此外，随着芯片集成度的提高，特征尺寸也成比例缩小，使得金属导线的物理尺寸越来越小。对于大面积的导线网络而言，如何快速检测导线连接状态，发现开路故障具有很重要的研究意义和商业价值。目前，与电阻网络和金属网络相关的SoC系统在军事、商业、工业等领域得到了广泛应用，而由集成电路构成的系统受制于每个芯片的正常工作，因此，为了提高系统的可靠性，故障检测应当在芯片设计初期就被考虑在内，实时有效地进行检测和故障定位。例如，为了保护芯片电路的自主知识产权，在完成电路版图设计后，利用高层金属搭建金属网络形成防护网络，当芯片发生故障时，能够利用开路检测电路及时发现网络异常，保护芯片的信息安全。对于SoC系统而言，利用内部的开路检测模块作为可信输入，基于这个输入来检测导线网络的正常连接。此架构通过对系统指令集做微小拓展，加入开路检测结构的指令，从而在芯片出现问题时系统能够实现自检。经过专利检索，基于不同的开路检测应用环境有很多实现方法，但对于芯片这种微体积、微功耗的应用需求，鲜有发表的专利和文献。传统的电阻通断检测结构，如图1所示，应用于芯片时不仅电路本身存在很大的静态功耗，而且大电阻Rl、R2会浪费很大的芯片面积，并不符合芯片的超低功耗和低成本的设计要求。此外，开路检测结构需要采取数字化输出，以方便CPU进行下一步处理。
发明内容
针对上述现有技术，本发明提供一种用于开路检测的极低功耗数字化电路结构。当SoC系统内包含电阻网络或者金属网络时，本发明电路结构能够有效地实现电阻网络的开路状态检测，并实现数字化输出，而且相较于传统的电阻通断检测电路，本发明结构功耗极低。为了解决上述技术问题，本发明用于开路检测的极低功耗数字化电路结构予以实现的基本的技术方案是:该电路结构包括两个触发沿相异的第一 D触发器和第二 D触发器以及异或门Y，其中所述第一 D触发器是上升沿触发，第二 D触发器是下降沿触发，异或门Y为两输入结构；所述第一 D触发器和第二 D触发器均分别具有作为时钟信号端的VCLK端口和作为输入信号端VNET端口 ；所述第一 D触发器和第二 D触发器的负输出端作为所述异或门Y的输入；所述异或门Y的输出端即为最终的VOUT输出端；当外部时钟信号分别通过VCLK端口和VNET端口输入时，所述第一 D触发器和第二 D触发器负输出端的两路电平分别作为所述异或门Y的输入信号，最后异或门Y输出的电平作为检测电路的输出信号。进一步讲，本发明用于开路检测的极低功耗数字化电路结构的一个优选的技术方案是，在上述基本技术方案的基础上，还包括第三D触发器和第四D触发器，所述第三D触发器是上升沿触发，所述第四D触发器是下降沿触发；所述第三D触发器和所述第四D触发器的负输出端分别短接至各自的输入端，所述第三D触发器和所述第四D触发器的时钟信号分别由NET端和CLK端接入，当外部时钟经过金属网络或电阻网路分别给NET端和CLK端提供时钟信号时，第三D触发器和第四D触发器分别在时钟信号的上升沿和下降沿进行分频；第三D触发器的正输出端分两路后分别连接至第一 D触发器和第二 D触发器的VNET端口；第四D触发器的正输出端分两路后分别连接至第一 D触发器和第二 D触发器的VCLK端口。本发明提供一种利用极低功耗数字化电路结构进行开路检测的方法，利用上述优选技术方案中提供的电路结构，在芯片中设计金属网络，所述金属网络的两端分别连接至第三D触发器和第四D触发器的NET端和CLK端，检测方法如下:首先，由一外部时钟产生器提供检测电路结构所需的时钟信号；然后，将外部时钟信号分别接入第三D触发器的NET端和第四D触发器的CLK端，经过第三D触发器和第四D触发器分频后获得VCLK和VNET信号，然后分别将VCLK和VNET信号作为第一 D触发器和第二 D触发器的时钟信号和输入信号，第一 D触发器和第二 D触发器的负输出端输入异或门Y ;最终由异或门Y得到输出信号OUT。当金属网络或电阻网络处于连接状态时，检测电路的输出端OUT输出高电平；一旦金属网络或电阻网络遭到破坏出现中断，则检测电路的输出端OUT输出低电平，从而快速检测到芯片的异常状态。与现有技术相比，本发明的有益效果是:为保证包含金属网络或电阻网路的SoC系统可靠工作，开路检测技术必须从芯片的设计入手，采用简单、超低功耗的数字电路实现检测功能。传统的电阻通断检测结构缺点在于功耗大、效率低，同时由于采用传统的电阻分压需要大电阻限制电流，其芯片会浪费很大面积导致成本增加。因此，在芯片中设计极低功耗D触发器结构，能够有效地实现开路检测功能，而且这种电路结构安全级别高、通用性好、价格低廉，而其代价只是使芯片面积略微增加。
图1是传统电阻通断检测结构示意图；图2是本发明用于开路检测的极低功耗数字化电路结构的基本形式；图3是图2所示开路检测基本形式的时序对照图；图4是本发明用于开路检测的极低功耗数字化电路结构，其中，虚线框为基本结构；图5是图4所示本发明用于开路检测的极低功耗数字化电路结构的时序对照图；图6是图4所示电路结构的实施例。
具体实施方式
下面结合具体实施方式
对本发明作进一步详细地描述。如图2所示，一种用于开路检测的极低功耗数字化电路结构的基本形式是，包括两个触发沿相异的第一 D触发器Dl和第二 D触发器D2以及异或门Y，其中所述第一 D触发器Dl是上升沿触发，第二 D触发器D2是下降沿触发，异或门Y为两输入结构；所述第一D触发器Dl和第二 D触发器D2均分别具有作为时钟信号端的VCLK端口和作为输入信号端VNET端口 ；所述第一 D触发器Dl和第二 D触发器D2的负输出端作为所述异或门Y的输A ;所述异或门Y的输出端即为最终的VOUT输出端；当外部时钟信号分别通过VCLK端口和VNET端口输入时，所述第一 D触发器Dl和第二 D触发器D2负输出端的两路电平分别作为所述异或门Y的输入信号，最后异或门Y输出的电平作为检测电路的输出信号。为了保证芯片长期稳定工作和低成本使用，该电路结构在实现开路检测功能的基础上必须尽可能降低功耗。传统的电阻开路检测结构(如图1)在金属网络或电阻网路连接时存在很大的静态功耗，因此，如图2所示，利用两个触发沿相异的D触发器Dl和D2对金属网络或电阻网路进行检测，一旦金属网络或电阻网路发生中断，该检测电路的输出电平出现跳变，从而实现芯片开路检测。由于都是数字电路，该结构没有静态功耗，而且通过降低输入时钟信号的频率，可以减小其动态功耗。如图2所示的结构电路的基本工作原理是，由外部晶振或CPU产生的时钟信号一方面接VCLK端口，另一方面通过芯片中的金属网络或电阻网路连接至VNET端口。当金属网络或电阻网路保持导通状态时，VCLK端口和VNET端口的输入信号为同频率但具有相位差的方波信号，两个D触发器Dl和D2的负输出端D1_QN和D2_QN正好输出相反电平，因此，经过异或门Y，输出端VOUT为高电平；当金属网络或电阻网路出现异常断开时，VNET端此时为浮空管脚，则D1_QN和D2_QN输出电平检测出同高或者同低，输出端VOUT为低电平，图3示出了该开路检测基本形式的时序对照图。考虑到VCLK时钟信号和VNET输入信号可能出现同频率、同相位情况,如图2所示的结构可能发生误判。因此，为保证开路检测的有效性和可靠性，提出如图4所示的优化方案，是在如图2所示的基本形式的基础上，再增加第三D触发器D3和第四D触发器D4，所述第三D触发器D3是上升沿触发，所述第四D触发器D4是下降沿触发；所述第三D触发器D3和所述第四D触发器D4的负输出端分别短接至各自的输入端，所述第三D触发器D3和所述第四D触发器D4的时钟信号分别由NET端和CLK端接入，当外部时钟经过金属网络或电阻网路分别给NET端和CLK端提供时钟信号时，第三D触发器D3和第四D触发器D4分别在时钟信号的上升沿和下降沿进行分频；第三D触发器D3的正输出端分两路后分别连接至第一 D触发器Dl和第二 D触发器D2的VNET端口；第四D触发器D4的正输出端分两路后分别连接至第一 D触发器Dl和第二 D触发器D2的VCLK端口。上述优选方案的工作原理是，首先利用第三D触发器D3和第四D触发器D4 (其中第三D触发器D3为上升沿触发，第四D触发器D4为下降沿触发)对外部时钟产生器输A CLK、NET端口的时钟信号分别进行分频得到D3_Q (VNET)信号和D4_Q (VCLK)信号，随后输入Dl和D2D触发器，由负输出端得到D1_QN和D2_QN信号，经过异或门Y得到最终输出OUT信号。当金属网络或电阻网路连通时，OUT端输出高电平，当金属网络或电阻网路出现异常状态断开时，OUT端输出低电平。该电路结构实现的功能与图2类似，具体时序图如图5所示。由图5可知，优化方案对时钟信号进行分频，而且还给两个同频时钟设计了半周期延时，避免了同频同相的误判发生。通过在芯片中设计如图4所示的电路结构，包含金属网络或电阻网路的SoC系统能够快速有效地实现导线开路检测。一旦金属网络或电阻网路发生开路故障，该结构立即检测到异常状态，并输出数字化的检测结果，为系统的下一步操作提供数字化输入，保证系统能够及时发现故障并响应。如图6所示为一个实施例，在芯片中设计金属网络，在完成芯片金属网络设计之后，所述金属网络的两端分别连接至第三D触发器D3和第四D触发器D4的时钟输入端即NET端和CLK端，第三D触发器D3和第四D触发器D4的正输出端再接入第一 D触发器Dl和第二 D触发器D2的时钟端，即:第三D触发器D3的正输出端分两路后分别连接至第一 D触发器Dl和第二 D触发器D2的VNET端口；第四D触发器D4的正输出端分两路后分别连接至第一 D触发器Dl和第二 D触发器D2的VCLK端口 ；再由第一 D触发器Dl和第二 D触发器D2的负输出端接入两输入异或门Y得到最终的OUT输出信号。将整体电路连接完成后(如图6所示)进行开路检测操作。该操作首先需要外部时钟产生器提供时钟信号，然后，将金属网络的两个端口分别接在第三D触发器D3的NET端和第四D触发器D4的CLK端，在CLK端接入外部时钟信号，经过第三D触发器D3和第四D触发器D4的分频获得VCLK和VNET信号，然后将VCLK和VNET信号分别作为第一 D触发器Dl和第二 D触发器D2的时钟信号和输入信号，该第一 D触发器Dl和第二 D触发器D2的负输出端输入异或门Y，当金属网络连接时，检测电路的输出端OUT输出高电平；直到金属网络遭到破坏出现中断，该检测电路快速检测到异常状态并在输出端OUT输出低电平，实现芯片金属网络的开路故障检测。尽管上面结合图对本发明进行了描述，但是本发明并不局限于上述的具体实施方式
，上述的具体实施方式
仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨的情况下，还可以作出很多变形，这些均属于本发明的保护之内。
权利要求
1.一种用于开路检测的极低功耗数字化电路结构，其特征在于，包括两个触发沿相异的第一 D触发器和第二 D触发器以及异或门Y，其中所述第一 D触发器是上升沿触发，第二D触发器是下降沿触发，异或门Y为两输入结构；所述第一 D触发器和第二 D触发器均分别具有作为时钟信号端的VCLK端口和作为输入信号端的VNET端口 ；所述第一 D触发器和第二 D触发器的负输出端作为所述异或门Y的输入；所述异或门Y的输出端即为最终的VOUT输出端；当外部时钟信号分别通过VCLK端口和VNET端口输入时，所述第一 D触发器和第二D触发器负输出端的两路电平分别作为所述异或门Y的输入信号，最后异或门Y输出的电平作为检测电路的输出信号。
2.根据权利要求1所述用于开路检测的极低功耗数字化电路结构，其特征在于，还包括第三D触发器和第四D触发器，所述第三D触发器是上升沿触发，所述第四D触发器是下降沿触发；所述第三D触发器和所述第四D触发器的负输出端分别短接至各自的输入端，所述第三D触发器和所述第四D触发器的时钟信号分别由NET端和CLK端接入，当外部时钟经过金属网络或电阻网路分别给NET端和CLK端提供时钟信号时，第三D触发器和第四D触发器分别在时钟信号的上升沿和下降沿进行分频；第三D触发器的正输出端分两路后分别连接至第一 D触发器和第二 D触发器的VNET端口；第四D触发器的正输出端分两路后分别连接至第一 D触发器和第二 D触发器的VCLK端口。
3.一种利用极低功耗数字化电路结构进行开路检测的方法，其特征在于，在芯片中设计金属网络或电阻网络，所述金属网络或电阻网络的两端分别连接至如权利要求2所述的极低功耗数字化电路第三D触发器和第四D触发器的NET端和CLK端，检测方法如下: 首先，由一外部时钟产生器提供检测电路结构所需的时钟信号； 然后，将外部时钟信号分别接入第三触发器的NET端和第四D触发器的CLK端，经过第三D触发器和第四D触发器分频后获得VCLK和VNET信号，然后分别将VCLK和VNET信号作为第一 D触发器和第二 D触发器的时钟信号和输入信号,第一 D触发器和第二 D触发器的负输出端输入异或门Y ;最终由异或门Y得到输出信号OUT。
当金属网络或电阻网络处于连接状态时，检测电路的输出端OUT输出高电平；一旦金属网络或电阻网络遭到破坏出现中断，则检测电路的输出端OUT输出低电平，从而快速检测到芯片的异常状态。
全文摘要
本发明公开了一种用于开路检测的极低功耗数字化电路结构,该电路结构包括两个触发沿相异的D触发器和异或门Y，第一D触发器和第二D触发器均分别具有用于接收外部时钟信号的VCLK端口和VNET端口，第一D触发器和第二D触发器的负输出端作为异或门Y的输入，异或门Y的输出端即为最终的VOUT输出端。利用两个触发沿相异的D触发器D1和D2对金属网络或电阻网路进行检测，一旦金属网络或电阻网路发生中断，该检测电路的输出电平出现跳变，从而实现芯片开路检测。当SoC系统内包含电阻网络或者金属网络时，本发明电路结构与传统的电阻通断检测电路相比其功耗极低，不但能够有效地实现电阻网络的开路状态检测，并实现数字化输出。
文档编号G01R31/02GK103197197SQ201310135998
公开日2013年7月10日 申请日期2013年4月18日 优先权日2013年4月18日
发明者赵毅强, 刘文娟, 李雪民 申请人:天津大学