针对逻辑分析仪定时分析的采样装置制造方法
【专利摘要】本发明涉及一种前向通道测量技术，尤其涉及一种针对逻辑分析仪前向通道的信号测试装置。本发明的针对逻辑分析仪定时分析的采样装置，包括位移寄存器、高速差分接口、并行锁存模块、高速时钟、低速时钟，位移寄存器分别与高速差分接口、高速时钟连接，高速差分接口分别与并行锁存模块、低速时钟连接，高速时钟与低速时钟之间通过分频器连接。本设计中采用了串并转换的方案实现信号的高速采集，当完成一次串并转换后，用低速时钟去采样锁存寄存器的并行输出，从而实现降低数据处理工作频率的目的，提高系统工作的可靠性。
【专利说明】针对逻辑分析仪定时分析的采样装置
【技术领域】
[0001]本发明涉及一种前向通道测量技术，尤其涉及一种针对逻辑分析仪前向通道的信号测试装置。
【背景技术】
[0002]定时分析采样是在内时钟边沿对输入数据进行采集异步工作与被测系统时钟。定时分析采样通常是用寄存器及相关控制电路直接将采样数据直接写入存储器予以实现。然而随着设计采样率的提高，存储器的访问速度极大限制了这种对输入数据直接存储的简单方法。例如本设计中的定时分析最高采样率500M就要求相应的存储器读写速率应在2ns/Byte以内，但目前常用的SRAM还难以稳定实现。所以我们需要选用更为有效的数据采集方案，使得既满足高速数据采集的时钟要求，又能满足采样数据低速存储的要求。
【发明内容】
[0003]本发明的技术效果能够克服上述缺陷，提供一种针对逻辑分析仪定时分析的采样装置，其提高系统工作的可靠性。
[0004]为实现上述目的，本发明采用如下技术方案:其包括位移寄存器、高速差分接口、并行锁存模块、高速时钟、低速时钟，位移寄存器分别与高速差分接口、高速时钟连接，高速差分接口分别与并行锁存模块、低速时钟连接，高速时钟与低速时钟之间通过分频器连接。
[0005]所述的高速差分接口包括串行移位寄存器、并行载入寄存器、并行输出寄存器、快速锁相环FPLL，串行移位寄存器连接并行载入寄存器，并行载入寄存器连接并行输出寄存器，快速锁相环FPLL通过串行时钟分别与串行移位寄存器、并行载入寄存器连接，快速锁相环FPLL通过接收时钟分别与并行载入寄存器、并行输出寄存器连接，快速锁相环FPLL通过并行时钟与并行输出寄存器连接。
[0006]本设计中采用了串并转换的方案实现信号的高速采集。主要实现方法如下:被测信号经比较器和门限电平比较输出的LVDS电平串行送至FPGA内部工作在高倍稳定时钟的串入并出移位寄存器。当完成一次串并转换后，用低速时钟去采样锁存寄存器的并行输出，从而实现降低数据处理工作频率的目的，提高系统工作的可靠性。
【专利附图】
【附图说明】
[0007]图1为本发明的模块示意图；
[0008]图2为本发明的高速差分接口模块示意图；
[0009]图3为多采样率实现电路原理图；
[0010]图4为500MHZ采样时波形仿真图。
【具体实施方式】
[0011]本发明的针对逻辑分析仪定时分析的采样装置包括位移寄存器、高速差分接口、并行锁存模块、高速时钟、低速时钟，位移寄存器分别与高速差分接口、高速时钟连接，高速差分接口分别与并行锁存模块、低速时钟连接，高速时钟与低速时钟之间通过分频器连接。
[0012]所述的高速差分接口包括串行移位寄存器、并行载入寄存器、并行输出寄存器、快速锁相环FPLL，串行移位寄存器连接并行载入寄存器，并行载入寄存器连接并行输出寄存器，快速锁相环FPLL通过串行时钟分别与串行移位寄存器、并行载入寄存器连接，快速锁相环FPLL通过接收时钟分别与并行载入寄存器、并行输出寄存器连接，快速锁相环FPLL通过并行时钟与并行输出寄存器连接。
[0013]高速采样电路设计:
[0014]定时分析采样时钟最高达到500MHz，为了降低对硬件工作速度的要求，我们采用串并转换技术。一路串行信号经串并转换后变成多路并行信号。其工作原理是，数据串行输入一个工作在高倍时钟(串行时钟)的串入并出移位寄存器，等寄存器存满一次后，用低速时钟(并行时钟)去采样锁存移位寄存器的并行输出。这样我们就可以用低速时钟去处理采样到的数据。原理框图如图1所示。很多高端的FPGA产品比如Altera公司的Stratix、StratixGX、Stratix II都内嵌了采用串并转换技术的串行收发器SERDES(serializer/deserializer)，以完成高速串行信号的收发，提供了高达lGbit/s的传输速率，并提供了易于使用的设计软件和IP核，使高速传输电路的设计变得简单、可靠。
[0015]Cyclone II中没有专用的SERDES电路，我们在EP2C35F672C8中使用Altera公司的高速差分接口 IP核altlvds来实现串并转换，高速差分接口在EP2C35F672C8中采用DDIO寄存器和LE资源来实现串行收发器的功能。高速差分接口结构框图如图2所示。外部输入时钟经快速锁相环(FPLL )电路倍频后作为串行时钟，输入的串行数据在串行时钟驱动下移入串行移位寄存器，由串行时钟负沿在“输入使能”信号有效时存到并行载入寄存器中，然后在“输入使能”信号有效时由并行时钟正沿存到并行输出寄存器，同时输出并行时钟作为后续数据处理的工作时钟。使能信号、串行时钟、并行时钟都有FPLL提供，设计者不需要去关注这几个信号间的时序问题，大大提高了设计的可靠性。
[0016]根据Altera公司给出的EP2C35F672C8的资料，其高速差分接口理论接收速率最高可达805Mbit/s。在本设计中，由于FPGA的布局布线比较复杂，高速差分接口的工作频率只能达到600MHz左右，但已经可以满足最高采样率500MHz的设计指标。考虑到要兼容不同的采样率，我们选择并行参数为8，即I路串行输入，8路并行输出，并行参数的选择下面将有说明。此时并行时钟频率变为串行时钟的1/8，本方案中最高串行采样时钟为500MHz，则并行时钟为62.5MHz，我们选用的FPGA芯片EP2C35F672C8完全可以工作在这个频率上。8路并行数据分别送到8组存储电路，在并行时钟的驱动下同步存储，应用软件从存储器中读取有效数据并用插值的方法，按顺序组合起来，实现最高500MHz的数据采样率。
[0017]多采样率的实现:
[0018]定时分析的采样时钟从500MHz到20Hz不等，而高速差分接口的快速锁相环的倍频参数和并行输出参数在设定后不能再改，这样针对500MHz采样率设计的高速差分接口就不能实现500MHz以下的采样速率。有两种方法可以用来解决这个问题。
[0019]I)改变外部输时钟的频率，以改变串行时钟，达到降低采样速率的目的。快速锁相环的倍频系数是固定的，改变快速锁相环的输入时钟频率，也就改变了串行移位寄存器的工作频率，也就是改变了采样速率。[0020]2)从并行输出的多路数据中“均匀”地取出若干路数据，作为有效数据来存储，同样也相当于降低了采样速率。“均匀”在这里的意思是任何相邻的两个数据的采样时间差相等。比如从8路数据中只均匀取出4路，那么采样速率相当于降到250MHz。
[0021]两种方法都有各自的缺点，快速锁相环电路对输入时钟有一定要求，其频率不能太低，太低了导致锁相环不能正常工作，实际的测试是不能低于10MHz。所以改变外部时钟的方法非常有限；而均匀取数的方法导致采样率不符合一般测试仪器的档位设置规则。我们采用了两种方法相结合的方案，达到了设计的要求。
[0022]多采样率的实现电路图如图3所示。FPGA外部输入的20MHz时钟进入锁相环(PU),倍频后分三路输出，一路50MHz，一路40MHz，一路20MHz，由于FPGA锁相环的时钟输入端必须是时钟管脚，所以这三路时钟经时钟选择电路后以LVDS电平输出到FPGA外部，然后再次输入FPGA，作为高速差分接口电路快速锁相环的输入时钟。
[0023]我们选择了并行参数为8，即一路串行信号转为8路并行信号。图3中，rx_in[15..0]分别对应逻辑分析仪的16个通道的串行输入数据，rx_out[8n+7..Sn]是第n(n是从0?15的数)个串行输入的8位并行输出，其中rx_OUt[8n+7]是串行接收器收到的第一个数据，rx_out[8n]是收到的最后一个数据。例如rx_0Ut [7..0]是串行输入数据rx_in[0]的8位并行输出，其中rX_out[7]是串行接收器收到的第一个数据，rx_out[0]是收到的最后一个数据。其它通道依此类推。为了叙述的方便，我们把并行输出的rX_out [8n+7]称为第7位数据，rx_out[8n]称为第0位数据。
[0024]采样率设为500MHz时，选择50MHz的时钟作为快速锁相环的输入时钟，在FPGA内部用8个16位的FIFO来做存储器。为了数据处理的方便，从每个通道的8位并行输出中选出位置相同的一位组成一个16位的数据，总共组成8组16位的数据，8组数据线分别和8个FIFO的16根数据输入端连接，在并行时钟的上升沿写入FIFO。由于FPGA中存储资源有限，只能实现8个深度为2048的FIFO，也就是每个通道的深度只有16k。
[0025]采样率设为200MHz时，选择40MHz的时钟作为快速锁相环的输入时钟，此时串行移位寄存器工作在400MHz，均匀选择4路数据存储来实现200MHz的采样率，我们选择的是第6位、第4位、第2位、第0位。同样，也把这四路并行输出组成4组16位的数据，数据保存在外部存储器中。
[0026]采样率设为100MHz时选择20MHz作为快速锁相环的输入时钟，此时串行移位寄存器工作在200MHz的频率上，数据选择与保存方法和200MHz时一样。
[0027]当50MHz采样时，快速锁相环的输入时钟选为40MHz，此时并行输出时钟为50MHz，从8位数据中选出的I位数据来存储，我们选择的是第0位。如果采样时钟低于50MHz，则先把50MHz的并行时钟分频后再去采样锁存第0路数据。测试表明以上的方法可以实现多采样率。
[0028]如图4所示，DO是一个串行输入的100MHz方波，CLK是快速锁相环的输入时钟，CLKOUT是并行输出时钟，DOUT [7]-DOUT [0]是8位并行输出数据，其中DOUT [7]是第一个数据。把各个并行时钟上升沿锁存到的8位数据按时间顺序排在一起，就组成了 500MHz的采样数据流。500MHz时钟采样100MHz数据，一个周期有5个采样点，证明电路工作正确。
【权利要求】
1.一种针对逻辑分析仪定时分析的采样装置，其特征在于，包括位移寄存器、高速差分接口、并行锁存模块、高速时钟、低速时钟，位移寄存器分别与高速差分接口、高速时钟连接，高速差分接口分别与并行锁存模块、低速时钟连接，高速时钟与低速时钟之间通过分频器连接。
2.根据权利要求1所述的针对逻辑分析仪定时分析的采样装置，其特征在于，所述的高速差分接口包括串行移位寄存器、并行载入寄存器、并行输出寄存器、快速锁相环FPLL，串行移位寄存器连接并行载入寄存器，并行载入寄存器连接并行输出寄存器，快速锁相环FPLL通过串行时钟分别与串行移位寄存器、并行载入寄存器连接，快速锁相环FPLL通过接收时钟分别与并行载入寄存器、并行输出寄存器连接，快速锁相环FPLL通过并行时钟与并行输出寄存器连接。
【文档编号】G01R31/3177GK103592598SQ201310534802
【公开日】2014年2月19日 申请日期:2013年10月31日 优先权日:2013年10月31日
【发明者】冯锦法, 吕华平 申请人:江苏绿扬电子仪器集团有限公司