近距离磁电阻成像传感器阵列的制作方法
【专利摘要】本发明公开了一个以磁场感应为基础的近距离磁电阻成像传感器阵列。此近距离磁电阻成像传感器阵列包括传感元件阵列和应用集成电路，还包括为传感元件阵列提供电源的电路，磁电阻感应元件阵列选择电路，信号放大电路，数字化，存储和微处理器。此外，所述传感元件阵列包括至少一个磁电阻传感元件。本发明通过优化应用集成电路和传感元件阵列的排布方式和使用可以减小媒介成像传感器阵列和媒介之间的距离的电连接技术，减小了媒介成像传感器阵列和媒介之间的距离，从而提高了现有的媒介成像传感器的分辨率。
【专利说明】近距离磁电阻成像传感器阵列
【技术领域】
[0001]本发明涉及验钞、磁读头和成像等【技术领域】，尤其涉及一种磁电阻成像传感器阵列和芯片级别的封装。
【背景技术】
[0002]在纸张上高分辨率打点的物理区域的最大直径为25微米。一种电子图像检测仪从媒介中读取如此微小的图像，然后将图像转化为一个电信号，此电信号常常是数字数据格式，并且接下来，图像或者数据能被显示在屏幕上，或者被复制。
[0003]缩印主要用于以下领域:印钞、复印、水印、纸质文件安全。这些领域的传感要求各不相同，这是因为数据能采用好几种格式，例如磁性油墨、光学油墨。此外，印刷格式也几乎没有限制，一个印刷文字或者目标可以在媒介上的任何地方，可以是任何形状，可以使用任何强度的油墨或者标记。
[0004]媒介读取系统主要有两种:扫描读取系统和固定读取系统。固定读取系统可保持读者和媒介之间静止不动，例如，数码相机传感器阵列。扫描读取系统是通过将媒介相对于扫描读头移动来操作的，例如，平板扫描仪、信用卡读卡器以及大多数验钞机。
[0005]在引进电子阅读器和扫描仪之前，并没多大必要使印刷物要比人眼所能看到的小。但是现在随着缩印和扫描技术的迅速发展，就有需求和机会来读取那些小于25微米的印刷物，并且现有的数字扫描的速度并不是很快，质量也不是很好。就所存储的扫描图像的质量而言，磁扫描落后于光学扫描。因此，就很需要具有更大空间分辨率的扫描磁头，也需要能提供高保真度的磁印刷图像的磁扫描系统，磁印刷图像的保真度受限于传感系统上元件的相对几何位置、扫描头上感应元件的数量以及图像的磁场沿多个坐标轴分布的需要。
[0006]针对现有技术的磁电阻成像传感器的分辨率低的问题，本发明的目的是通过减小磁电阻成像传感器阵列与媒介间的间距来提高磁电阻成像传感器阵列的图像的空间分辨率。一个可以用来初略估计分辨两个不同的磁感应目标所需要的间距的参数是间距比例系数(spacing aspect ratio)。基于本发明的目的，间距比例系数(spacing aspect ratio)定义为:磁电阻成像传感器阵列与媒介的距离(A):两个磁感应目标的距离(B)。当间距比例系数(spacing aspect ratioXl:1时,成像容易；而当比例系数大于1:1时，来自于两相邻物体的的图像信号变的模糊起来，图像变得不容易分辨。通常的磁电阻成像传感器阵列从许多不同的地方接收相同的信号，当间距比例系数为(spacing aspect ratio) 10:1时，分辨率变的极低。此外，媒介的磁印记的信号的幅度与磁电阻成像传感器阵列和媒介的之间的距离呈1/A3关系，所以，当A很大时，不仅图像模糊，而且信噪比低。因此，有必要尽可能地减小的磁电阻成像传感器阵列与媒介间的间距。
【发明内容】
[0007]针对现有技术中存在的磁电阻成像传感器阵列与媒介间的间距大的问题，本发明实现减小磁电阻成像传感器阵列与媒介间的间距技术方案包括，优化应用集成电路和磁电阻成像传感元件阵列的排布方式，在传感元件阵列基片和ASIC基片的顶面和底面安装集成电路，用through-the-chip interconnections和其它可以减小磁电阻成像传感器阵列与媒介间的间距的技术取代现有技术中的接合焊盘，实现纵向电连接。位于传感元件阵列芯片或传感元件阵列基片上的接合焊盘，使磁电阻成像传感器阵列基片和保护壳底面之间的距离增加了 100-200 Mm的距离，接合焊盘上的提供保护和绝缘的点状物会进一步增加此距离，而保护壳的典型厚度是100-200Mffl。由此可见，本发明的新设计可以减少媒介和成像传感器阵列间的距离达50%。
[0008]本发明的技术方案:
一种磁电阻成像传感器阵列，用于从载有磁印记的媒介上读取图像，其特征在于，包括一电子子装件，所述电子子装件包括
a)至少一个传感元件阵列，并且所述传感元件阵列包括至少一个磁电阻传感元件；
b)至少一个传感元件阵列基片，每一个传感元件阵列位于一个传感元件阵列基片的顶面上，每一个所述的传感元件阵列基片还有一底面；
c)一个感应平面，该感应平面穿过所述传感元件阵列的几何中心并平行于所述传感元件阵列基片的顶面；
d)—个系统电路网络，该系统电路网络包括一个或多个与所述传感元件阵列电子连接的应用集成电路；
在向所述的媒介的方向，电子子装件有一平行于所述感应平面的最大延伸平面，所述感应平面与所述最大延伸平面之间形成最大延伸距离，通过使用减小所述最大延伸距离的所述集成电路和所述传感元件阵列基片的位置的排布和电连接，使所述最大延伸距离≤150Mm。
[0009]优选地，所述多个应用集成电路部分或全部集成于ASIC基片的顶面和/或底面上。
[0010]优选地，所述的ASIC基片位于其在功能上支持的所述传感元件阵列位于的所述传感元件阵列基片的所述底面的下方，一片所述ASIC基片支持任意数目的所述传感元件阵列。
[0011]优选地，所述的ASIC基片与其在功能上支持的所述传感器元件子阵列位于的所述传感元件阵列基片并列放置于刚性支撑上；一片所述ASIC基片支持任意数目的所述传感元件阵列；所述ASIC基片的顶面低于所述感应平面。
[0012]优选地，所述的多个应用集成电路部分或全部地集成于所述传感器元件阵列基片的顶面和/或底面上。
[0013]优选地，所述系统电路网络包括基片电连接和/或焊接凸块，所述基片电连接和/或焊接凸块为所述系统电路网络提供部分或全部纵向电连接。
[0014]优选地，所述的基片电连接提供的纵向电连接包括从所述传感元件阵列基片的所述的顶面到所述传感元件阵列基片的所述的底面和/或从所述ASIC基片的所述顶面到所述ASIC基片的所述底面的纵向电连接和/或从所述传感元件基片到所述ASIC基片的纵向电连接。
[0015]优选地，包括电源和信号输出/输入器件，并且所述电源和信号输出/输入器件与所述系统电路网络有电连接。[0016]优选地，包括柔性印制电路和/或PCB ;所述柔性印制电路和/或所述PCB为所述系统电路网络提供所需的部分或全部电连接；所述电源和所述信号输出/输入器件形成于所述柔性印制电路和/或所述PCB上。
[0017]优选地，所述电子子装件外面有外壳，所述外壳有一外壳顶面和一外壳底面；所述外壳底面与所述感应平面的最大距离< 150Mm。
[0018]优选地，包括位于所述传感元件阵列基片下方的永磁体以及位于永磁体和所述传感元件阵列基片之间的磁偏置装置。
[0019]优选地,所述磁电阻传感元件是TMR, AMR, GM和/或Hall传感元件。
[0020]优选地，所述应用集成电路包括电源电路、电源选择开关、元件选择电路、差分放大电路、ADC电路、快速存储电路、图像存储电路、长期存储电路、MCU电路和输入/输出电路、数据分析、数据信号转换中的一种或几种。
[0021]优选地，包括填充物，所述填充物在所述电子子装件上形成一层保护层，所述保护层与所述的电子子装件之间具有空隙或没有间隙。
[0022]优选地，包括填充在所述外壳和所述电子子装件之间的空隙里及电子子装件上的填充物。
[0023]与现有技术相比，本发明具有以下有益效果:本发明的磁电阻成像传感器阵列具有性能好，质量优良和成本低的特点。和现有的同类产品相比，空间分辨率较高，信噪比较高，检测系统更紧凑，体积小，成本低，更结实耐用。
[0024]上述说明仅是本发明技术方案的概述。为了能够更清楚地说明本发明的技术手段，并可依照说明书的内容实施本发明，以下结合实施例并配合附图对本发明进行了详细地说明。本发明的【具体实施方式】由以下实施例详细地给出。
【专利附图】
【附图说明】
[0025]下列说明书附图用来提供对本发明的进一步理解，构成本申请的一部分。本发明的示意性实施例及其说明用于解释本发明，但并不构成对本发明的不当限定。
[0026]图1为现有技术的磁电阻成像传感器阵列的侧视图。
[0027]图2为现有技术的磁电阻成像传感器阵列的俯视图。
[0028]图3为本发明的磁电阻成像传感器阵列的侧视图。
[0029]图4为本发明的磁电阻成像传感器阵列的俯视图。
[0030]图5为本发明的磁电阻成像传感器阵列的断面放大图。
[0031]图6为磁电阻成像传感器信号处理电路的原理图。
[0032]图7为本发明的成像传感器阵列的工作时间序列流程图。
[0033]图8为并列放置的两芯片设计的放大图。
[0034]图9为单芯片设计的放大图。
[0035]图10为没有TCV的单芯片设计的放大图。
【具体实施方式】
[0036]下面是结合参考附图和实施例对本发明的详细说明。
[0037]图1和图2显示了现有技术的磁电阻成像传感器阵列和其所存在的缺陷，以及设计和使用磁电阻成像传感器阵列的基础知识。从第3幅图开始，描述本发明的磁电阻成像传感器阵列设计。具体地说，磁电阻成像传感器阵列是一种磁媒介扫描头。图1显示了越过传感器阵列13的媒介10，媒介10可以是整个票据或者纸张，其沿着一轴向媒介运动方向12移动，此轴与X轴I平行。在图1的右下角显示了一标准的坐标系，该坐标系具有X轴
1、Y轴2 (向纸内的方向)和Z轴3。驱使媒介运动的为常见的马达和/或滚子。
[0038]传感器阵列13包括两种基片:传感器阵列子芯片34和ASIC基片35，它们之间的电连接使用了接合焊盘45。接合焊盘45高出基片平面大约几百微米，这和传感器阵列子芯片34和ASIC基片35的厚度在同一数量级。接合焊盘的这一高度是现有技术存在的主要问题；因为这一高度的存在，媒介10不能与大约地位于感应平面100上的感应元件靠的更近。
[0039]传感器阵列子芯片34上有许多的磁电阻感应元件，这些元件位于芯片的顶面上，该顶面大致与X-Y平面以及媒介10较大的那一个面平行，将会在下面的图中显示更多有关该设计的细节。永磁体15沿着Z轴的正向磁化，其能将软铁磁的磁偏置装置14磁化，这种大尺寸并能产生强磁场的永磁体15能将媒介10上的油墨字符11磁化。传感器阵列芯片34靠近媒介10上的磁印记11放置，这样它能测量来自于油墨字符11上的磁场。磁偏置装置14的设计能减小在X-Y平面内传感器阵列13的感应表面上的磁场强度，关于这一改进的细节已在申请号为201210424954.6的中国专利申请“一种被磁偏置的敏感方向平行于检测面的验钞磁头”中进行了描述。[0040]图2为图1中传感器阵列13的部分俯视图，该图所在平面与X-Y平面平行。X轴感应元件32与Y轴感应元件33是阵列中的感应元件,它们位于感应面100上。整个传感器阵列13由几个子芯片34，34.1,34.2，…，34.η构成，34.η表示在一排上有η个芯片。总阵列显示在图2Β。η的取值大约为AW17/CW47，其中AW17为传感器阵列的宽度，CW47为芯片的宽度，每一个子芯片的长度为CL48。图2Α是一对子芯片34和35的近视图。芯片上的条形永磁体31位于传感器阵列子芯片34的顶面上。
[0041]此外，在图2中还显示出了一组ASIC芯片35，与传感器阵列子芯片34相对应，还可能有多个ASIC芯片35。ASIC芯片的数量并不限于图中所示的，可以有η个，η为自然数。ASIC芯片35的数量没必要一定与传感器阵列子芯片34的数量相同。在本实施例中，每一个X轴感应元件32和Y轴感应元件33都有一个传感器芯片引线接合焊盘36，还有一个引线接合焊盘用于接地连接，所以总共有17个引线接合焊盘。在ASIC芯片35的边上设置有一组相匹配的ASIC引线接合焊盘37，焊线45用于电连接相邻的芯片。每一个X轴感应元件32和Y轴感应元件33都有两个电连接点，其中一个电连接点与芯片上共有的GND连接，使用芯片上导体46将另外一个电连接点与传感器芯片引线接合焊盘36连接。
[0042]一些引线接合焊盘沿着ASIC芯片35的边缘匹配放置，或者使用多个多路复用器来使传感器阵列能进行任意选择。图中显示了 2个多路复用器:第一多路复用器43，第二多路复用器44，每一个多路复用器都是典型的16:1类型，即用I个输出端来连接16个输入端。多路复用器的类型、输入端和输出端的个数可能会根据应用设计的要求来进行调整。电流源Il 38与电流源12 39分别与GND41、第一多路复用器43和第二多路复用器44连接，这样的话，传感器阵列子芯片34上的16个感应元件32，33中的每一个都能与电流源Il38或者电流源12 39电连接。[0043]放大器42作为差分放大级，有两个输入端，一个来自于电流源Il 38，另一个来自于电流源12 39。来自于放大器42的输出信号称作输出40。这两个电流源和选择的两个感应元件一起构成了“伪全桥”。基于本专利申请的目的，“伪全桥”是指一种有两个输出端(左和右)的电子电阻测量装置，每一端都有一个电流源为待测电阻提供电流，两端的电势差为电桥输出信号，在后续的图中会显示更多的电子测量装置式样。
[0044]图1和图2完整地解释了磁电阻成像传感器阵列检验现钞和其它媒介的磁印记的基本工作原理。从图3开始，介绍本发明对现有技术的改进。
[0045]图3-6是本发明的第一个实施例。图3是磁电阻成像传感器系统的全部感应部分的剖面图，其包括至少一个传感元件阵列、至少一个传感元件阵列基片50、多个与传感元件阵列电子相连的应用集成电路。穿过所述传感元件阵列的几何中心处具有一感应平面100。传感元件阵列包括至少一个磁电阻传感元件,现有的磁电阻传感元件包括霍尔(Hall)元件，各向异性磁电(Anisotropic Magnetoresistance, AMR)元件或巨磁电阻(GiantMagnetoresistance,GMR)和 TMR (Tunnel MagnetoResistance)兀件。TMR 技术最先进，也是本发明的优选技术，但是其它磁电阻感应元件也可用于本发明。在向所述的媒介的方向，本发明的电子子装件有一平行于所述感应平面的最大延伸平面，所述最大延伸平面为能够使全部所述电子子装件在Z轴方向均位于其下方的最低平面，所述感应平面与所述最大延伸平面之间形成最大延伸距离，通过使用减小最大延伸距离的集成电路和或传感元件阵列基片的位置的排布和电连接，使最大延伸距离< 100或150微米。
[0046]和图1相同，媒介10沿媒介运动方向12从左向右移动，磁印记11随之移动而被检测。与现有技术图1相同，永磁体15用于产生一沿Z轴正方向的偏移磁场，以磁化软磁偏置装置14和磁印记11。传感兀件阵列基片50有一顶面63和一底面64。传感兀件阵列65位于传感元件阵列基片50的上面。
[0047]本实施例与显示在图1和图2的现有设计不同的是传感元件阵列基片50和ASIC基片51呈纵向排列，具体地来说传感元件阵列基片50置于ASIC基片51上方，而不是与其并列排放。部分电连接仍采用接合焊盘52，但是接合焊盘52位于位置较低的ASIC基片51上，而不是传感元件阵列基片50上。点状物53是一种胶或聚合物，用于对接合焊盘52提供电绝缘和防止其受到物理损伤。点状物53的最上端部分最好低于传感元件阵列基片50的顶端。基片内电连接(IN-CHIP Electrical Vias)部分或全部地替代接合焊盘52提供从位于传感元件阵列基片50的顶面63上的传感元件阵列65与ASIC基片以及磁电阻成像系统其它部分的电连接，在本发明里称作基片电连接(Through Chip Vias) 55，简称TCV 55。本发明中所提到的一个物体“顶面”是指在Z轴方向有最大值的面，一个物体的“底面”是指在Z轴方向上有最小值的面。前述纵向电连接的另一部分是焊接凸块57(Solder bumps),即由焊接材料形成的体积很小的焊接球。这些体积很小的焊接球在提供刚性机械连接的同时，提供ASIC基片51和传感元件阵列基片50之间的电连接。ASIC基片51内也可以采用由其顶面纵向连接至其底面的连接导体TCV，为其提供电连接。ASIC基片51直接地置于PCB68上；传感元件阵列基片50则位于ASIC芯片51上。可选的机械支持是使用由硬朔料，陶瓷，玻璃纤维，或非磁金属制成的刚性支撑59。
[0048]柔性印制电路60伸出了填充物62的边缘以外，以连接外部电源和信号输出/输入器件66。柔性印制电路60能通过焊接凸块57与PCB68和ASIC基片51连接。柔性印制电路60也能连接到传感元件阵列基片50的顶面63上，但是这种连接方式会增加磁电阻成像传感器阵列总装在感应平面100之上的高度，因此会增加磁电阻成像传感器阵列71与媒介10之间的距离98，此实施例表示在图10中。外壳61很薄并且耐磨，其典型厚度是约200μπι，常用材料是非磁不锈钢，通常电接地以防止积累静电。外壳61有一在Z轴方向距离磁电阻成像传感器阵列71最远的面，即外壳顶面94，和一在Z轴方向距离磁电阻成像传感器阵列71最近的面，即外壳底面95。为了使的磁电阻成像传感器阵列71与媒介10的总距离98最小,外壳61必须薄。
[0049]在生产中，传感元件阵列基片50和ASIC基片51与没有熔化的焊接凸块57 —起被放置于PCB68和/或柔性印制电路60上，形成一分装件。把该分装件加热到高于焊料的熔点，可使焊接凸块57熔化。然后，把该分装件置于磁场偏移装置14，永磁体15和刚性支撑59上；之后，用一可拆除的机械钳子，将其放到外壳61里。填充物62通常是液体，在生产中可以在磁电阻成像传感器阵列系统的元件中间流动，通过熟化变成固体而启电绝缘或结构支持的作用。一种加入填充物62的方法是，把图3中的磁电阻成像传感器阵列组合翻转过来，填充物可以加到外壳61里并熟化，借助于地球引力使填充物62进入指定的地方，然后，熟制。另外一种办法是用另一外模件形成一个封闭的朔料空腔。用填充物62填充外壳61的大部分的空置的空间就可以形成前述的空腔。
[0050]填充62要具有电绝缘和机械结实的特点，典型的材料是2-基团环氧树脂(2-part环氧树脂)，热固性树脂和非热固性朔料。在一些情况下，需要沿传感元件阵列基片50和ASIC基片51密封。永磁条15可以完全地被填充物62封闭，也可以如图所示地部分封闭。
[0051]本发明有3个不同层面的封装:
1.电子子装件或裸传感器阵列总装件，包括了除了外壳61和填充物62之外的磁电阻成像传感器阵列的所有的磁元件和电子元件；
2.模制子装件，包括了电子子装件和填充物62;
3.覆式总装件，包括了外壳61和封装电子子装件。
[0052]电子子装件实施例中，磁电阻成像传感器阵列71没有保护性外壳61和填充物62。但通常情况下，在电子子装件和媒介10之间会有起保护作用的充有空气的空隙。
[0053]在模制子装件实施例中，在媒介10放置的位置和磁电阻成像传感器阵列71之间，磁电阻成像传感器阵列71有一保护层。此保护层可由填充物62提供。填充物62也可以提供机械支持和为电子子装件的元件提供粘结作用。填充物62需要选用结实耐磨的材料，媒介10可以与保护层接触，也可以不接触，即在模制子装件和媒介10之间有空隙。
[0054]在覆式总装件实施例中，在媒介10放置的位置和磁电阻成像传感器阵列71之间，磁电阻成像传感器阵列71有一保护性外壳61。尽管不是必须，此实施例通常包括填充物62。填充物62对磁电阻成像传感器阵列71的兀件，以及外壳61启支持和粘结的作用。外壳61可以与媒介10直接接触。
[0055]上述三种封装方法可以与本发明所有的集成电路和芯片排布的实施例相结合使用。
[0056]在媒介10的方向有一平行于感应平面100的最大延伸表面97。上述三种封装方法都有此最大延伸平面97，并且感应平面100与最大延伸平面97之间有一最大延伸距离96。裸传感器阵列总装件的所有元件和电连接都位于最大延伸平面97之下。该裸传感器阵列总装的上述定义允许一些组成象机械拉动导轨和结构支撑，但是只有这些组成是伸出了媒介10所在平面的Y轴方向，即它们超出了图4所示的媒介宽度16。
[0057]图4是图3的俯视图。为了使图示清晰，省略了很多细节。媒介运动方向12为X轴方向。图中所示为X-Y平面，Z轴在面外。轮廓线表示媒介10的轮廓。图4为媒介10在Y轴的整个宽度，媒介宽度16。为了使图示清晰，在X轴的正方向和负方向的媒介10的长度被部分地省略了。点画线5表明图3的剖面来自于图4的哪一部分。一个PCB68支持m个ASIC基片51。为了使图示清晰，只有ASIC基片51.1，51.(m_l)和51.(m)在图中标示了。在此实施例，每一个ASIC基片51支持3个磁电阻成像传感器元件子阵列基片50，实际上，3是一个可以为任何其它数值的硬性规定的数值。传感元件阵列基片50.1,50.2，50.3和50.P被表不了出来。每个磁电阻成像传感器兀件阵列基片50上有一传感兀件阵列65，本图只显示了 65.4，65.5，65.6，其它都被省略了。同样为了图示清晰的目的，磁电阻成像传感器阵列71的总宽度被部分地省略了。外壳61比PCB68外缘略大。图中所示的柔性印制电路60是一单一电路，但它也可以被分成几个平行的柔性印制电路；无论哪一种方式，来自于外部的电连接都要通过一个或多个柔性印制电路60。为了使图示清晰，磁印记11不成比例地被显示在一与图3不同的地方。如果每一个传感器元件阵列65包括E个感应元件，磁电阻成像传感器阵列71所包括的感应元件数量是Ν=Ε*ρ.(η)。
[0058]图5是图3中的磁电阻成像传感器阵列组装的断面放大图。因为本发明的主要目的是最小化磁电阻成像传感器阵列的Z轴方向的高度，既最小化感应平面100和媒介10底部的距离98，所以图5详细地显示在Z轴方向的磁电阻成像传感器阵列的电路系统的必要特征。图5是电路主要功能元件的优选位置图。图5中的电路主要功能也显示在流程图图6中。需要注意的是根据本发明的精神，电路的功能元件可以有很多不同的布置方式。
[0059]图5中的剖面穿过位于ASIC基片上的传感元件阵列65.(ρ_1)和传感元件阵列基片50.(ρ-1)的中心。磁电阻成像传感器阵列71包括了所有的传感元件阵列65。传感元件阵列65 —一对应地位于传感元件阵列基片50上。本实施例的每一个传感元件阵列基片50完全相同，但在其它实施例中它们可以不同。传感元件阵列65位于形成于传感元件阵列基片50中的标准CMOS硅基电路结构上。传感元件阵列65用行业内熟知的平面制作工艺:金属薄膜沉积，形成不同形状(patterning)，蚀刻；屏蔽薄膜沉积，形成不同形状(patterning),蚀刻；光刻(photolithography),电镀等类似的方法。大部分位于传感元件阵列基片50的顶面63上的电路和传感元件阵列65是用这种方式制作。传感元件阵列65的总厚度是l，000nm数量级；为了显示的清楚，它的厚度在图5中被放大。传感元件阵列65的一些导电层采用不同的形状以有利于CMOS的电路元件和2-维磁电阻成像传感器阵列71的电连接。既然在纳米级，传感元件阵列65有非零的厚度和不规则的形状，它们不能被精确地限制在2-维的平面里。为了本发明的目的，感应平面100被定义为贯穿大部分传感元件阵列65中传感元件的平面，并且所有的传感元件在感应平面100上下10微米内的区域里(或总共20微米厚度)。传感元件阵列基片50的顶面63和感应平面100平行。为使电连接穿通基片到达底面或底面之下需要一些特别的或额外的工艺。TCV 55提供位于传感元件阵列基片50顶面63和其底面64的元件所需的电连接。TCV 55也提供位于ASIC基片顶面56和ASIC基片51的底面58上的元件所需的电连接。
[0060]一种制作TCV 55的方法，是采用蚀刻的办法在形成传感元件阵列基片50的晶圆上打洞，电屏蔽洞壁，然后，用电镀的办法把金属导体插在洞里。另一种制作方法是把半导体晶圆搀杂在TCV所在的地方，使这些地方比周围其它半导体物质具有高导电性。TCV需要电屏蔽。典型的TCV的直径是50-100Mm。典型的制作完成的晶圆的厚度是200-500Mm。就TCV需要的基片部分来说，它并不比接合焊盘节约空间。使用TCV 55的好处是它本身的O高度和它可以方便地布置于不同的地方。与TCV相比，接合焊盘52只能成行地布置于ASIC基片51的外围，而且在ASIC基片上方的Z轴方向有一个较大的延伸。
[0061]在传感元件阵列基片50的顶面63上，是用标准的CMOS硅基制作方法形成的电路结构，这些电路结构包括电源I (Il) 72和电源2 (12)73 ;电流选择开关I (74)和电流选择开关2 (75);元件选择电路I (76)和元件选择电路2 (77)及差分放大电路(78)。在ASIC基片51的顶面56的形成于CMOS层里的电路结构包括:电压调节电路VReg 70，模拟数字转换器(ADC) 79，微处理器(MCU) 80，快速存储81，长期存储84。电源连接和数据的输入/输出器件是通过柔性印制电路60连接到外部电路。芯片-芯片(传感元件阵列基片50和ASIC基片51)间电连接通过TCVs 55和焊接凸块57实现的。
[0062]图6为磁电阻成像传感器阵列系统工作原理图。显示在图6的电路图描述了磁电阻成像传感器阵列系统的系统电路网络。该系统电路网络包括了所有的电连接，电路元器件和定义电路设计的数据连接。此处定义的电连接包括许多不同种的电连接，TCV，焊块，电线，引线及芯片，PCB和柔性印制电路上的形成电路(patterned wires)等。2_维感应元件选择结构将电流导向目的的感应元件。该2-维感应元件选择电路由行和列组成，它们在空间上并不一定与X和Y轴方向相对应。电源I (72)和2 (73)的电流来自于VReg 70，为磁电阻成像传感器阵列71的N个传感器元件中的一个供电。电流行选择电路I (74)和2(75)和电流列选择电路I (76)和2 (77)均集成于CMOS开关上。
[0063]差分放大电路78可以把两个输入信号的差别进行了放大。ADC电路79从差分放大电路78接收放大的模拟信号并将该模拟信号转换成数字信号。这些未加工的数字信号可以被储存于快速存储81。微处理器80可以对存储于快速存储81的未加工的数字信号进行处理生成与在媒介10的里的磁印记大小相应的图像，这些图像的数据然后保存在长期存储84，以备以后使用。通过输入/输出级85与外部用户和系统的联网。微处理器80负责管理数字化，系统时间流程，通讯，感应元件选择开关，内存缓存和结算，图像加工模拟。
[0064]图7是系统操作时间序列流程图。能量元件选择步骤87选择需要提供电源的磁电阻成像传感器阵列71的子阵列/传感元件阵列65。能量提供步骤88为选择的磁电阻成像传感器阵列71的子阵列提供电流或电压。信号选择步骤89将选择需要从其收集信号的磁电阻成像传感器阵列71的子阵列。放大步骤90将被信号选择元件89选中的磁电阻成像传感器阵列71的子阵列电连接到差分放大器78，以便放大模拟电流或模拟电压。数字化步骤91是ADC90将来自于放大步骤的模拟电压转换成数字信号。来自于磁电阻成像传感器阵列71的每一个线性感应元件的信息可以达到多个比特(bits)。存储步骤92将来自于磁电阻成像传感器阵列71的未加工的数据存储在快速存储81。图像加工步骤93对未加工的数据进行分析和将其转化成数据形式，所说的数据形式是与给定的时间和地点的相关的媒介磁特性。来自于步骤93的数字磁图像数据被存储于长期存储84。
[0065]本发明提供的另外几个减小距离98的实施例，显示在图8，9和10中；它们是以图5中的实施例为基础的变化。[0066]图8的实施例也有图3实施例的外壳61，永磁条15，磁偏移装置14和填充物62，但是为了使图示清晰，他们在图8中都被省略了。图8和图5有几点不同。第一，没有PCB，只有刚性支撑59。第二，柔性印制电路60和ASIC基片51.Cm)的顶面和底面相接触。第三，传感元件阵列的基片50.(P-1)与ASIC基片51.m并列排放，而不是在其上面。第四，ASIC基片51.m比传感元件阵列的基片50.(P-1)薄。这些不同使得柔性印制电路60可以完全地位于感应平面100的下面，同时和ASIC基片51.m传感元件阵列的基片51.(P-1)的顶部电连接。芯片的厚度是指芯片在Z轴方向的大小。
[0067]一些组成和图5的实施例相同或功能上等同。显示在图6的相同的元件是，系统电路的元件[VReg 70，磁电阻成像传感器阵列71，…，放大器78等]都布置在传感元件阵列基片50.(P-1)或ASIC芯片51.m上。传感元件阵列65。(p_l)在传感元件阵列基片50.(ρ-1)的顶面63上。一些集成电路的元件布置在ASIC基片51.(m)的底部。柔性印制电路60提供与位于外壳61以外的元件或装置的电连接。
[0068]图9为另一实施例。图9实施例也有显不在图3中的外壳61,永磁条15,磁偏移装置14，和填充物62，但是为了使显示清晰，他们在图9中被省略了。和图6相同，系统电路的元件[VReg 70，磁电阻成像传感器阵列71，…，放大器78等]都布置在传感元件阵列基片50.(P-1)顶面63上。焊接凸块57用作柔性印制电路60和位于传感元件阵列的基片50.(P-1)的元件之间的电连接。一些集成电路的元件布置在传感元件阵列的基片50.(P-1)底面64上。柔性印制电路60提供与位于外壳61以外的元件或装置的电连接。
[0069]图10为另一实施例。图10实施例也有显不在图3中的外壳61,永磁条15,磁偏移装置14，和填充物62，但是为了使图示清晰的原因，他们在图9中被省略了。和图6相同，系统电路的元件[VReg 70，磁电阻成像传感器阵列71，…，放大器78等]都布置在传感元件阵列的基片50.(P-1)上。没有ASIC基片。
[0070]在此实施例中没有TCV55，所以，所有的系统集成电路的元件必须都布置在传感元件阵列的基片50.(P-1)的顶面63上。焊接凸块57用作柔性印制电路60和位于传感元件阵列的基片50.(P-1)上的元 件之间的电连接。没有其它的方案，柔性印制电路60必须位于传感元件阵列的基片50.(P-1)的上方；这种布置可能会使柔性印制电路60的顶端在Z轴方向超出感应平面100。柔性印制电路60提供与位于外壳61以外的元件或装置的电连接。
【权利要求】
1.一种磁电阻成像传感器阵列，用于从载有磁印记的媒介上读取图像，其特征在于，包括一电子子装件，所述电子子装件包括 a)至少一个传感元件阵列，并且所述传感元件阵列包括至少一个磁电阻传感元件； b)至少一个传感元件阵列基片，每一个传感元件阵列位于一个传感元件阵列基片的顶面上，每一个所述的传感元件阵列基片还有一底面； c)一个感应平面，该感应平面穿过所述传感元件阵列的几何中心并平行于所述传感元件阵列基片的顶面； d)—个系统电路网络，该系统电路网络包括一个或多个与所述传感元件阵列电子连接的应用集成电路； 在向所述的媒介的方向，电子子装件有一平行于所述感应平面的最大延伸平面，所述感应平面与所述最大延伸平面之间形成最大延伸距离，通过使用减小所述最大延伸距离的所述集成电路和所述传感元件阵列基片的位置的排布和电连接，使所述最大延伸距离^ 150Mm。
2.根据权利要求1所述的一种磁电阻成像传感器阵列，其特征在于:所述多个应用集成电路部分或全部集成于ASIC基片的顶面和/或底面上。
3.根据权利要求2所述的一种磁电阻成像传感器阵列，其特征在于:所述的ASIC基片位于其在功能上支持的所述传感元件阵列位于的所述传感元件阵列基片的所述底面的下方，一片所述ASIC基片支持任意数目的所述传感元件阵列。
4.根据权利要求2所述的一种磁电阻成像传感器阵列，其特征在于:所述的ASIC基片与其在功能上支持的所述传感器元件子阵列位于的所述传感元件阵列基片并列放置于刚性支撑上；一片所述ASIC基片支持任意数目的所述传感元件阵列；所述ASIC基片的顶面低于所述感应平面。
5.根据权利要求1所述的一种磁电阻成像传感器阵列，其特征在于:所述的多个应用集成电路部分或全部地集成于所述传感器元件阵列基片的顶面和/或底面上。
6.根据权利要求1-5中任一项所述的一种磁电阻成像传感器阵列，其特征在于:所述系统电路网络包括基片电连接和/或焊接凸块，所述基片电连接和/或焊接凸块为所述系统电路网络提供部分或全部纵向电连接。
7.根据权利要求6所述的一种磁电阻成像传感器阵列，其特征在于:所述的基片电连接提供的纵向电连接包括从所述传感元件阵列基片的所述的顶面到所述传感元件阵列基片的所述的底面和/或从所述ASIC基片的所述顶面到所述ASIC基片的所述底面的纵向电连接和/或从所述传感元件基片到所述ASIC基片的纵向电连接。
8.根据权利要求1所述的一种磁电阻成像传感器阵列，其特征在于:包括电源和信号输出/输入器件，并且所述电源和信号输出/输入器件与所述系统电路网络有电连接。
9.根据权利要求8所述的一种磁电阻成像传感器阵列，其特征在于:包括柔性印制电路和/或PCB ;所述柔性印制电路和/或所述PCB为所述系统电路网络提供所需的部分或全部电连接；所述电源和所述信号输出/输入器件形成于所述柔性印制电路和/或所述PCB上。
10.根据权利要求1所述的一种磁电阻成像传感器阵列，其特征在于:所述电子子装件外面有外壳，所述外壳有一外壳顶面和一外壳底面；所述外壳底面与所述感应平面的最大距离≤150Mm。
11.根据权利要求1所述的一种磁电阻成像传感器阵列，其特征在于:包括位于所述传感元件阵列基片下方的永磁体以及位于永磁体和所述传感元件阵列基片之间的磁偏置>j-U ρ?α装直。
12.根据权利要求1所述的一种磁电阻成像传感器阵列，其特征在于:所述磁电阻传感元件是TMR，AMR, GM和/或Hall传感元件。
13.根据权利要求1所述的一种磁电阻成像传感器阵列，其特征在于:所述应用集成电路包括电源电路、电源选择开关、元件选择电路、差分放大电路、ADC电路、快速存储电路、图像存储电路、长期存储电路、MCU电路和输入/输出电路、数据分析、数据信号转换中的一种或几种。
14.根据权利要求1所 述的一种磁电阻成像传感器阵列，其特征在于:包括填充物，所述填充物在所述电子子装件上形成一层保护层，所述保护层与所述的电子子装件之间具有空隙或没有间隙。
15.根据权利要求10所述的一种磁电阻成像传感器阵列，其特征在于:包括填充在所述外壳和所述电子子装件之间的空隙里及电子子装件上的填充物。
【文档编号】G01R33/09GK103744038SQ201310750924
【公开日】2014年4月23日 申请日期:2013年12月31日 优先权日:2013年12月31日
【发明者】马克·C·仝大, 薛松生, 詹姆斯·G·迪克, 金英西, 沈卫锋 申请人:江苏多维科技有限公司