一种mos管导通电阻测试器的制造方法
【专利摘要】本实用新型公开了一种MOS管导通电阻测试器，该MOS管导通电阻测试器包括：第一电流电路、第二电流电路、电压电路、测试电路、处理电路、显示电路、电源电路，其中：处理电路采集第一电流电路提供给被测MOS管的稳定电流或第二电流电路提供给被测MOS管的稳定电流，以及测试电路测试的被测MOS管漏极与源极间电压，计算被测MOS管漏极与源极间的导通电阻，并将导通电阻发送给显示电路，显示电路显示该导通电阻。实施本实用新型不仅可以简化电路，而且可以使操作简单。
【专利说明】—种MOS管导通电阻测试器【技术领域】
[0001]本实用新型涉及电路【技术领域】，具体涉及一种MOS管导通电阻测试器。
【背景技术】
[0002]金属氧化物半导体场效应晶体管(metal oxide semiconductor field effecttransistor, MOSFET)由于良好的开关特性被广泛应用于各种电路，但由于MOSFET漏极(drain)和源极(source)存在导通电阻，导致D和S之间的导通压降不为零，这将影响电路的性能。因此，在设计电路时需要考虑MOSFET的导通电阻，这要求清楚MOSFET导通电阻的具体阻值。目前，有很多种测试MOSFET导通电阻的测试器，但这些测试器的电路设计都比较复杂。
实用新型内容
[0003]本实用新型公开了一种MOS管导通电阻测试器，用于简化电路，以及使操作简单。
[0004]本实用新型公开一种MOS管导通电阻测试器，包括:第一电流电路、第二电流电路、电压电路、测试电路、处理电路、显示电路、电源电路、被测MOS管Q3、开关SI~S3，其中:
[0005]所述第一电流电路的输入端11-1、所述第二电流电路的输入端12-1、所述电压电路的输入端Vl和所 述电源电路的输入端I分别用于连接电源，所述第一电流电路的输出端11-2和所述第二电流电路的输出端12-3分别连接所述处理电路的输入端P2，所述电压电路的输出端V2连接所述处理电路的输入端P3，所述测试电路的输入端Ml和所述测试电路的输入端M2分别连接所述被测MOS管Q3的漏极和所述被测MOS管Q3的源极，所述测试电路的输入端M3连接所述电源电路的输出端2，所述测试电路的输出端M4连接所述处理电路的输入端P4，所述处理电路的信号输出端连接所述显示电路的信号输入端，所述处理电路的输入端Pl和所述显示电路的电源输入端Xl分别连接所述电源电路的输出端3，所述开关SI的一端、所述开关S2的一端和所述开关S3的一端分别连接所述被测MOS管Q3的源极、所述被测MOS管Q3的栅极和所述被测MOS管Q3的漏极，当所述被测MOS管Q3为PMOS时，所述开关SI的另一端、所述开关S2的另一端和所述开关S3的另一端分别连接所述电压电路的输出端V2、所述电压电路的输出端V3和所述第一电流电路的输出端11-3，当所述被测MOS管Q3为NMOS时，所述开关SI的另一端、所述开关S2的另一端和所述开关S3的另一端分别连接所述第二电流电路的输出端12-2、所述第二电流电路的输出端12-3和所述电压电路的输出端V2 ;所述第一电流电路用于当所述被测MOS管Q3为PMOS时，给所述被测MOS管Q3提供稳定的工作电流；所述第二电流电路用于当所述被测MOS管Q3为NMOS时，给所述被测MOS管Q3提供稳定的工作电流，以及给所述被测MOS管Q3的栅极提供稳定的工作电压；所述电压电路用于给所述被测MOS管Q3提供稳定的工作电压；所述测试电路用于测试所述被测MOS管Q3的漏极与源极间的电压；所述处理电路用于采集所述第一电流电路提供的稳定电流、所述第二电流电路提供的稳定电流和所述测试电路测试的电压，计算所述被测MOS管Q3的漏极与源极间的导通电阻，并将所述导通电阻发送给所述显示电路；所述显示电路用于接收所述处理电路发送的所述导通电阻并显示；所述电源电路分别用于给所述测试电路、所述处理电路和所述显示电路提供工作电压。
[0006]本实用新型实施例中，处理电路采集第一电流电路提供给被测MOS管的稳定电流或第二电流电路提供给被测MOS管的稳定电流，以及测试电路测试的被测MOS管漏极与源极间电压，计算被测MOS管漏极与源极间的导通电阻，并将导通电阻发送给显示电路并显示，不仅可以简化电路，而且使操作简单。
【专利附图】
【附图说明】
[0007]为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0008]图1是本实用新型第一实施例公开的一种MOS管导通电阻测试器的结构原理框图；
[0009]图2是本实用新型第二实施例公开的另一种MOS管导通电阻测试器的结构原理框图。
【具体实施方式】
[0010]下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0011]本实用新型公开了一种MOS管导通电阻测试器，用于简化电路，以及使操作简单。以下分别进行详细说明。
[0012]请参阅图1，图1是本实用新型第一实施例公开的一种MOS管导通电阻测试器的结构原理框图。如图1所示，该MOS管导通电阻测试器可以包括:第一电流电路、第二电流电路、电压电路、测试电路、处理电路、显示电路、电源电路、被测MOS管Q3、开关SI?S3，其中:
[0013]第一电流电路的输入端11-1、第二电流电路的输入端12-1、电压电路的输入端Vl和电源电路的输入端I分别用于连接电源，第一电流电路的输出端11-2和第二电流电路的输出端12-3分别连接处理电路的输入端P2，电压电路的输出端V2连接处理电路的输入端P3，测试电路的输入端Ml和测试电路的输入端M2分别连接被测MOS管Q3的漏极和被测MOS管Q3的源极，测试电路的输入端M3连接电源电路的输出端2，测试电路的输出端M4连接处理电路的输入端P4，处理电路的信号输出端连接显示电路的信号输入端，处理电路的输入端Pl和显示电路的电源输入端Xl分别连接电源电路的输出端3，开关SI的一端、开关S2的一端和开关S3的一端分别连接被测MOS管Q3的源极、被测MOS管Q3的栅极和被测MOS管Q3的漏极，当被测MOS管Q3为PMOS时，开关SI的另一端、开关S2的另一端和开关S3的另一端分别连接电压电路的输出端V2、电压电路的输出端V3和第一电流电路的输出端11-3，当被测MOS管Q3为NMOS时，开关SI的另一端、开关S2的另一端和开关S3的另一端分别连接第二电流电路的输出端12-2、第二电流电路的输出端12-3和电压电路的输出端V2 ;第一电流电路用于当被测MOS管Q3为PMOS时，给被测MOS管Q3提供稳定的工作电流；第二电流电路用于当被测MOS管Q3为NMOS时，给被测MOS管Q3提供稳定的工作电流，以及给被测MOS管Q3的栅极提供稳定的工作电压；电压电路用于给被测MOS管Q3提供稳定的工作电压；测试电路用于测试被测MOS管Q3的漏极与源极间的电压；处理电路用于采集第一电流电路提供的稳定电流、第二电流电路提供的稳定电流和测试电路测试的电压，计算被测MOS管Q3的漏极与源极间的导通电阻，并将导通电阻发送给显示电路；显示电路用于接收处理电路发送的导通电阻并显示；电源电路分别用于给测试电路、处理电路和显示电路提供工作电压。
[0014]图1所示的MOS管导通电阻测试器的实现原理为:当被测MOS管为PMOS时，第一电流电路给被测MOS管提供稳定的工作电流、电压电路给被测MOS管提供稳定的工作电压，电源电路给测试电路、处理电路和显示电路提供工作电压，测试电路测试被测MOS管漏极和源极间的压降，处理电路采集第一电流电路给被测MOS管提供的漏源电流和测试电路测试的被测MOS管漏极和源极间的压降，计算被测MOS管漏极和源极间的导通电阻，并将导通电阻发送给显示电路，显示电路显示测试的导通电阻；当被测MOS管为NMOS时，第二电流电路给被测MOS管提供稳定的工作电流、电压电路给被测MOS管提供稳定的工作电压，电源电路给测试电路、处理电路和显示电路提供工作电压，测试电路测试被测MOS管漏极和源极间的压降，处理电路采集第二电流电路给被测MOS管提供的漏源电流和测试电路测试的被测MOS管漏极和源极间的压降，计算被测MOS管漏极和源极间的导通电阻，并将导通电阻发送给显示电路，显示电路显示测试的导通电阻，此外，第二电流电路还给被测MOS管提供稳定的栅极电压，保证被测MOS管正常工作。处理电路还采集电压电路给被测MOS管提供的工作电压。其中，处理电路的信号输出端包括P5?P16,显不电路的信号输入端包括X2?X13。
[0015]本实用新型实施例中，不仅可以简化电路，而且使操作简单。
[0016]请参阅图2，图2是本实用新型第二实施例公开的另一种MOS管导通电阻测试器的结构原理框图。其中，图2所示的MOS管导通电阻测试器是对图1所示的MOS管导通电阻测试器进行优化得到的，与图1所示的MOS管导通电阻测试器相比，图2所示的MOS管导通电阻测试器的第一电流电路可以包括:R1?R9、可控稳压二极管D1、可变电阻VRl?VR2、电容Cl、电解电容EC1、运放芯片UUNMOS管Q1，其中:
[0017]电阻Rl的一端用于连接电源，电阻Rl的另一端分别连接运放芯片Ul的同相输入端3、电阻R3的一端、电阻R4的一端、可控稳压二极管Dl的负极和可控稳二极管Dl的控制极，电阻R2的一端分别连接电阻R3的另一端和运放芯片Ul的输出端1，电阻R2的另一端分别连接运放芯片Ul的反相输入端2和电阻R5的一端，电阻R4的另一端分别连接可变电阻VRl的一端和运放芯片Ul的同相输入端5，可变电阻VRl的另一端连接可变电阻VR2的一端，运放芯片Ul的反向输入端6连接电阻R6的一端，电阻R6的另一端分别连接NMOS管Ql的源极、电阻R8的一端和处理电路的输入端P2，运放芯片Ul的输出端7连接电阻R7的一端，电阻R7的另一端连接NMOS管Ql的栅极，NMOS管Ql的漏极连接电阻R9的一端，电阻R9的另一端为第一电流电路的输出端11-3，运放芯片Ul的电源端8连接电解电容ECl的正极，电解电容ECl的正极连接电阻Rl的一端，电容Cl并联连接电解电容ECl，可变电阻VR2的另一端、可控稳压二极管Dl的正极、电阻R5的另一端、运放芯片Ul的地端4、电阻R8的另一端和电解电容ECl的负极分别用于连接地端。
[0018]其中，第二电流电路可以包括:R10?R17、可控稳压二极管D2、可变电阻VR3?VR4、电容C2、电解电容EC2、运放芯片U2，其中:
[0019]电阻RlO的一端用于连接电源，电阻RlO的另一端分别连接运放芯片U2的同相输入端3、电阻R12的一端、电阻R13的一端、可控稳压二极管D2的负极、可控稳压二极管D2的控制极，电阻Rll的一端分别连接电阻R12的另一端和运放芯片U2的输出端1，电阻Rll的另一端分别连接运放芯片U2的反相输入端2和电阻R14的一端，电阻R13的另一端分别连接可变电阻VR3的一端和运放芯片U2的同相输入端5，可变电阻VR3的另一端连接可变电阻VR4的一端,运放芯片U2的反向输入端6连接电阻R15的一端，电阻R15的另一端分别连接电阻R16的一端和处理电路的输入端P2，运放芯片U2的输出端7连接电阻R17的一端，电阻R17的另一端为第二电流电路的输出端12-2，运放芯片U2的电源端8连接电解电容EC2的正极，电解电容EC2的正极连接电阻RlO的一端，电容C2并联连接电解电容EC2，可变电阻VR4的另一端、可控稳压二极管D2的正极、电阻R14的另一端、运放芯片U2的地端4、电阻R16的另一端和电解电容EC2的负极分别用于连接地端。
[0020]其中，电压电路可以包括:电阻R18?R29、可变电阻VR5?VR6、可控稳压二极管D3、电容C3?C6、电解电容EC3、运放芯片U3、NMOS管Q2，其中:
[0021]电阻R18的一端用于连接电源，电阻R18的另一端分别连接可控稳压二极管D3的负极、电阻R19的一端、电阻R20的一端，电阻R20的另一端分别连接可控稳压二极管Dl的控制极和电阻R21的一端，电阻R19的另一端分别连接可变电阻VR5的一端、电容C4的一端和运放芯片U3的同相输入端3，可变电阻VR5的另一端连接可变电阻VR6的一端，运放芯片U3的输出端I分别连接电容C3的一端和电阻R23的一端，电容C3的另一端连接电阻R22的一端，电阻R22的另一端分别连接运放芯片U3的反相输入端2、电阻R24的一端、电阻R25的一端和电容C5的一端，电阻R23的另一端分别连接电阻R26的一端和NMOS管Q2的栅极，电阻R25的另一端分别连接电阻R28的一端、NMOS管的源极和处理电路的输入端P3，电阻R28的另一端连接电阻R29的一端，电阻R29的一端为电压电路的输出端V3，运放芯片U3的电源端8分别连接电阻R18的一端、电解电容EC3的正极和电阻R27的一端，电阻R27的另一端连接NMOS管Q2的漏极，电容C6并联连接电解电容EC3，运放芯片U3的接地端4、运放芯片U3的正向输入端5、运放芯片U3的反向输入端6、运放芯片U3的输出端
7、可控稳压二极管D3的正极、电阻R21的另一端、可变电阻VR6的另一端、电容C4的另一端、电容C5的另一端、电阻R24的另一端、电阻R26的另一端、电解电容EC3的负极和电阻R29的另一端分别用于连接地端。
[0022]其中，测试电路可以包括:电阻R30?R33，电容C7、电解电容EC4、运放芯片U4，其中:
[0023]电阻R30的一端和电阻R31的一端分别连接被测MOS管Q3的漏极和被测MOS管Q3的源极，电阻R30的另一端分别连接电阻R33的一端和运放芯片U4的反向输入端2，电阻R31的另一端分别连接电阻R32的一端和运放芯片U4的同向输入端3，电阻R33的另一端分别连接运放芯片U4的输出端6和处理电路的输入端P4，运放芯片U4的电源端7分别连接电源电路的输出端2和电解电容EC4的正极，电容C7并联连接电解电容EC4，运放芯片U4的地端4、电解电容EC4的负极和电阻R32的另一端分别用于连接地端。
[0024]其中，处理电路可以包括:处理芯片U5、电阻R35、开关S4、电容C8?C18、晶振管Y1、电感LI?L2，其中:
[0025]处理芯片U5的A端口的PAO弓丨脚分别连接电阻R6的另一端和电阻Rl5的另一端，处理芯片U5的A端口的PAl引脚和处理芯片U5的A端口的PA2引脚分别连接电阻R25的另一端和电阻R33的另一端，处理芯片U5的0CS_IN引脚和处理芯片U5的0CS_0UT引脚分别连接晶振管Yl的两端，晶振管Yl的两端分别连接电容CS的一端和电容C9的一端，处理芯片U5的NRST引脚分别连接电容ClO的一端、开关S4的一端和电阻R35的一端，处理芯片U5的VREF-引脚和处理芯片U5的VSSA引脚连接，处理芯片U5的VREF+引脚和处理芯片U5的VDDA引脚连接，处理芯片U5的VDDA引脚分别连接电容C17的一端和电感LI的一端，电容C17的另一端分别连接处理芯片U5的VSSA引脚和电感L2的一端，电容C18并联连接电容C17，电感LI的另一端和电感L2的另一端分别连接电容Cll的两端，电容C12、电容C13、电容C14、电容C15和电容C16分别并联连接电容C11，电阻R35的另一端、电感LI的另一端、处理芯片U5的VBAT引脚、处理芯片U5的VDD_1引脚、处理芯片U5的VDD_2引脚、处理芯片U5的VDD_3引脚、处理芯片U5的VDD_4引脚和处理芯片U5的VDD_5引脚分别连接电源电路的输出端3，电容C8的另一端、电容C9的另一端、电容ClO的另一端、开关S4的另一端、电感L2的另一端、处理芯片U5的VSS_1引脚、处理芯片U5的VSS_2引脚、处理芯片U5的VSS_3引脚、处理芯片U5的VSS_4引脚和处理芯片U5的VSS_5引脚分别用于连接地端，处理芯片U5的D端口的PDO?roil引脚分别连接显示电路的输入端X2?X13。
[0026]作为一种可选的实施方式，处理电路还可以包括:电阻R34、晶振管Y2、电容C19?C20，其中:
[0027]电阻R34并联连接晶振管Y1，晶振管Y2的两端分别连接处理芯片U5的PC14引脚和处理芯片U5的PC15引脚，晶振管Y2的两端分别连接电容C19的一端和电容C20的一端，电容C19的另一端和电容C20的另一端分别用于连接地端。
[0028]其中，显示电路可以包括:电阻R36?R38、电容C21、显示芯片U6，其中:
[0029]电阻R36的一端分别连接电阻R37的一端和显示芯片U6的对比度调整端3，电阻R37的另一端连接显示芯片U6的电压输出端18，电阻R38的一端分别连接显示芯片U6的电源正端2和背光源正端19，电阻R38的另一端分别连接电容C21的一端和显示芯片U6的复位端17，电阻R36的另一端和电阻R38的一端分别连接电源电路的输出端3，电容C21的另一端、显示芯片U6的电源地端I和显示芯片U6的背光源负端20分别用于连接地端，显示芯片U6的三态数据端7?14分别连接处理芯片U5的D端口的PDO?PD7引脚，显示芯片U6的显示端4、使能信号端6、读写控制端5和串/并口端15分别连接处理芯片U5的D端口的PD8?PDll引脚。
[0030]其中，电源电路可以包括:发光二极管D4、电阻R39、电容C22?C25、电压转换器VCl?VC2，其中:
[0031]发光二极管D4的正极用于连接电源，发光二极管D3的负极连接电阻R39的一端，电容C22的一端分别连接电压转换器VCl的电压输入端IN和发光二极管D4的正极，电压转换器VCl的电压输出端Out分别连接电容C23的一端和运放芯片U4的电源端7，电容C24的一端分别连接电压转换器VC2的电压输入端Vin和发光二极管D4的正极，电压转换器VC2的电压输出端Out分别连接电容C25的一端、电阻R35的另一端、电阻R36的另一端，电阻R39的另一端、电容R22的另一端、电容R23的另一端、电容R24的另一端、电容R25的另一端、电压转换器VCl的地端Gnd和电压转换器VC2的地端Gnd分别用于连接地端。
[0032]图2所示的MOS管导通电阻测试器的实现原理为:当被测MOS管为PMOS时，第一电流电路给被测MOS管提供稳定的工作电流、电压电路给被测MOS管提供稳定的工作电压，电源电路给测试电路、处理电路和显示电路提供工作电压，测试电路测试被测MOS管漏极和源极间的压降，处理电路采集第一电流电路给被测MOS管提供的漏源电流和测试电路测试的被测MOS管漏极和源极间的压降，计算被测MOS管漏极和源极间的导通电阻，并将导通电阻发送给显示电路，显示电路显示测试的导通电阻；当被测MOS管为匪OS时，第二电流电路给被测MOS管提供稳定的工作电流、电压电路给被测MOS管提供稳定的工作电压，电源电路给测试电路、处理电路和显示电路提供工作电压，测试电路测试被测MOS管漏极和源极间的压降，处理电路采集第二电流电路给被测MOS管提供的漏源电流和测试电路测试的被测MOS管漏极和源极间的压降，计算被测MOS管漏极和源极间的导通电阻，并将导通电阻发送给显示电路，显示电路显示测试的导通电阻，此外，第二电流电路还给被测MOS管提供稳定的栅极电压，保证被测MOS管正常工作。处理电路还采集电压电路给被测MOS管提供的工作电压。。
[0033]本实用新型实施例中，不仅可以简化电路，而且使操作简单。
[0034]以上对本实用新型实施例所提供的MOS管导通电阻测试器进行了详细介绍，本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想；同时，对于本领域的一般技术人员，依据本实用新型的思想，在【具体实施方式】及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本实用新型的限制。
【权利要求】
1.一种MOS管导通电阻测试器，其特征在于，包括:第一电流电路、第二电流电路、电压电路、测试电路、处理电路、显示电路、电源电路、被测MOS管Q3、开关SI~S3，其中: 所述第一电流电路的输入端11-1、所述第二电流电路的输入端12-1、所述电压电路的输入端Vl和所述电源电路的输入端I分别用于连接电源，所述第一电流电路的输出端11-2和所述第二电流电路的输出端12-3分别连接所述处理电路的输入端P2，所述电压电路的输出端V2连接所述处理电路的输入端P3，所述测试电路的输入端Ml和所述测试电路的输入端M2分别连接所述被测MOS管Q3的漏极和所述被测MOS管Q3的源极，所述测试电路的输入端M3连接所述电源电路的输出端2，所述测试电路的输出端M4连接所述处理电路的输入端P4，所述处理电路的信号输出端连接所述显示电路的信号输入端，所述处理电路的输入端Pl和所述显示电路的电源输入端Xl分别连接所述电源电路的输出端3，所述开关SI的一端、所述开关S2的一端和所述开关S3的一端分别连接所述被测MOS管Q3的源极、所述被测MOS管Q3的栅极和所述被测MOS管Q3的漏极，当所述被测MOS管Q3为PMOS时，所述开关SI的另一端、所述开关S2的另一端和所述开关S3的另一端分别连接所述电压电路的输出端V2、所述电压电路的输出端V3和所述第一电流电路的输出端11-3，当所述被测MOS管Q3为NMOS时,所述开关SI的另一端、所述开关S2的另一端和所述开关S3的另一端分别连接所述第二电流电路的输出端12-2、所述第二电流电路的输出端12-3和所述电压电路的输出端V2 ;所述第一电流电路用于当所述被测MOS管Q3为PMOS时，给所述被测MOS管Q3提供稳定的工作电流；所述第二电流电路用于当所述被测MOS管Q3为NMOS时，给所述被测MOS管Q3提供稳定的工作电流，以及给所述被测MOS管Q3的栅极提供稳定的工作电压；所述电压电路用于给所述被测MOS管Q3提供稳定的工作电压；所述测试电路用于测试所述被测MOS管Q3的漏极与源极间的电压；所述处理电路用于采集所述第一电流电路提供的稳定电流、所述第二电流电路提供的稳定电流和所述测试电路测试的电压，计算所述被测MOS管Q3的漏极与源极间的导通电阻，并将所述导通电阻发送给所述显示电路；所述显示电路用于接收所述处理电路发送的所述导通电阻并显示；所述电源电路分别用于给所述测试电路、所述处 理电路和所述显示电路提供工作电压。
2.如权利要求1所述的测试器，其特征在于，所述第一电流电路包括:R1~R9、可控稳压二极管D1、可变电阻VRl~VR2、电容Cl、电解电容EC1、运放芯片Ul、NMOS管Q1，其中: 所述电阻Rl的一端用于连接电源，所述电阻Rl的另一端分别连接所述运放芯片Ul的同相输入端3、所述电阻R3的一端、所述电阻R4的一端、所述可控稳压二极管Dl的负极和所述可控稳压二极管Dl的控制极，所述电阻R2的一端分别连接所述电阻R3的另一端和所述运放芯片Ul的输出端1，所述电阻R2的另一端分别连接所述运放芯片Ul的反相输入端2和所述电阻R5的一端，所述电阻R4的另一端分别连接所述可变电阻VRl的一端和所述运放芯片Ul的同相输入端5，所述可变电阻VRl的另一端连接所述可变电阻VR2的一端，所述运放芯片Ul的反向输入端6连接所述电阻R6的一端，所述电阻R6的另一端分别连接所述NMOS管Ql的源极、所述电阻R8的一端和所述处理电路的输入端P2，所述运放芯片Ul的输出端7连接所述电阻R7的一端，所述电阻R7的另一端连接所述NMOS管Ql的栅极，所述NMOS管Ql的漏极连接所述电阻R9的一端，所述电阻R9的另一端为所述第一电流电路的输出端11-3，所述运放芯片Ul的电源端8连接所述电解电容ECl的正极，所述电解电容ECl的正极连接所述电阻Rl的一端，所述电容Cl并联连接所述电解电容EC1，所述可变电阻VR2的另一端、所述可控稳压二极管Dl的正极、所述电阻R5的另一端、所述运放芯片Ul的地端4、所述电阻R8的另一端和所述电解电容ECl的负极分别用于连接地端。
3.如权利要求1所述的测试器，其特征在于，所述第二电流电路包括:R10~R17、可控稳压二极管D2、可变电阻VR3~VR4、电容C2、电解电容EC2、运放芯片U2，其中: 所述电阻RlO的一端用于连接电源，所述电阻RlO的另一端分别连接所述运放芯片U2的同相输入端3、所述电阻R12的一端、所述电阻R13的一端、所述可控稳压二极管D2的负极、所述可控稳压二极管D2的控制极，所述电阻Rll的一端分别连接所述电阻R12的另一端和所述运放芯片U2的输出端1，所述电阻Rll的另一端分别连接所述运放芯片U2的反相输入端2和所述电阻R14的一端，所述电阻R13的另一端分别连接所述可变电阻VR3的一端和所述运放芯片U2的同相输入端5，所述可变电阻VR3的另一端连接所述可变电阻VR4的一端，所述运放芯片U2的反向输入端6连接所述电阻R15的一端，所述电阻R15的另一端分别连接所述电阻R16的一端和所述处理电路的输入端P2，所述运放芯片U2的输出端7连接所述电阻R17的一端，所述电阻R17的另一端为所述第二电流电路的输出端12-2，所述运放芯片U2的电源端8连接所述电解电容EC2的正极，所述电解电容EC2的正极连接所述电阻RlO的一端，所述电容C2并联连接所述电解电容EC2，所述可变电阻VR4的另一端、所述可控稳压二极管D2的正极、所述电阻R14的另一端、所述运放芯片U2的地端4、所述电阻R16的另一端和所述电解电容EC2的负极分别用于连接地端。
4.如权利要求1所述的测试器，其特征在于，所述电压电路包括:电阻R18~R29、可变电阻VR5~VR6、可控稳压二极管D3、电容C3~C6、电解电容EC3、运放芯片U3、NMOS管Q2，其中: 所述电阻R18的一端用于连接电源，所述电阻R18的另一端分别连接所述可控稳压二极管D3的负极、所述 电阻R19的一端、所述电阻R20的一端，所述电阻R20的另一端分别连接所述可控稳压二极管Dl的控制极和所述电阻R21的一端，所述电阻R19的另一端分别连接所述可变电阻VR5的一端、所述电容C4的一端和所述运放芯片U3的同相输入端3，所述可变电阻VR5的另一端连接所述可变电阻VR6的一端，所述运放芯片U3的输出端I分别连接所述电容C3的一端和所述电阻R23的一端，所述电容C3的另一端连接所述电阻R22的一端，所述电阻R22的另一端分别连接所述运放芯片U3的反相输入端2、所述电阻R24的一端、所述电阻R25的一端和所述电容C5的一端，所述电阻R23的另一端分别连接所述电阻R26的一端和所述NMOS管Q2的栅极，所述电阻R25的另一端分别连接所述电阻R28的一端、所述NMOS管的源极和所述处理电路的输入端P3，所述电阻R28的另一端连接所述电阻R29的一端，所述电阻R29的一端为所述电压电路的输出端V3，所述运放芯片U3的电源端8分别连接所述电阻R18的一端、所述电解电容EC3的正极和所述电阻R27的一端，所述电阻R27的另一端连接所述NMOS管Q2的漏极，所述电容C6并联连接所述电解电容EC3，所述运放芯片U3的接地端4、所述运放芯片U3的正向输入端5、所述运放芯片U3的反向输入端6、所述运放芯片U3的输出端7、所述可控稳压二极管D3的正极、所述电阻R21的另一端、所述可变电阻VR6的另一端、所述电容C4的另一端、所述电容C5的另一端、所述电阻R24的另一端、所述电阻R26的另一端、所述电解电容EC3的负极和所述电阻R29的另一端分别用于连接地端。
5.如权利要求1所述的测试器，其特征在于，所述测试电路包括:电阻R30~R33，电容C7、电解电容EC4、运放芯片U4，其中: 所述电阻R30的一端和所述电阻R31的一端分别连接所述被测MOS管Q3的漏极和所述被测MOS管Q3的源极，所述电阻R30的另一端分别连接所述电阻R33的一端和所述运放芯片U4的反向输入端2，所述电阻R31的另一端分别连接所述电阻R32的一端和所述运放芯片U4的同向输入端3，所述电阻R33的另一端分别连接所述运放芯片U4的输出端6和所述处理电路的输入端P4，所述运放芯片U4的电源端7分别连接所述电源电路的输出端2和所述电解电容EC4的正极，所述电容C7并联连接所述电解电容EC4，所述运放芯片U4的地端4、所述电解电容EC4的负极和所述电阻R32的另一端分别用于连接地端。
6.如权利要求1所述的测试器，其特征在于，所述处理电路包括:处理芯片U5、电阻R35、开关S4、电容C8~C18、晶振管Y1、电感LI~L2，其中: 所述处理芯片U5的A端口的PAO引脚分别连接所述电阻R6的另一端和所述电阻R15的另一端，所述处理芯片U5的A端口的PAl引脚和所述处理芯片U5的A端口的PA2引脚分别连接所述电阻R25的另一端和所述电阻R33的另一端，所述处理芯片U5的0CS_IN引脚和所述处理芯片U5的0CS_0UT引脚分别连接所述晶振管Yl的两端，所述晶振管Yl的两端分别连接所述电容C8的一端和所述电容C9的一端，所述处理芯片U5的NRST引脚分别连接所述电容ClO的一端、所述开关S4的一端和所述电阻R35的一端，所述处理芯片U5的VREF-引脚和所述处理芯片U5的VSSA引脚连接，所述处理芯片U5的VREF+引脚和所述处理芯片U5的VDDA引脚连接，所述处理芯片U5的VDDA引脚分别连接所述电容C17的一端和所述电感LI的一端，所述电容C17的另一端分别连接所述处理芯片U5的VSSA引脚和所述电感L2的一端，所述电容C18并联连接所述电容C17，所述电感LI的另一端和所述电感L2的另一端分别连接所述电容Cll的两端，所述电容C12、所述电容C13、所述电容C14、所述电容C15和所述电容C16分别并联连接所述电容C11，所述电阻R35的另一端、所述电感LI的另一端、所述处 理芯片U5的VBAT引脚、所述处理芯片U5的VDD_1引脚、所述处理芯片U5的VDD_2引脚、所述处理芯片U5的VDD_3引脚、所述处理芯片U5的VDD_4引脚和所述处理芯片U5的VDD_5引脚分别连接所述电源电路的输出端3，所述电容C8的另一端、所述电容C9的另一端、所述电容ClO的另一端、所述开关S4的另一端、所述电感L2的另一端、所述处理芯片U5的VSS_1引脚、所述处理芯片U5的VSS_2引脚、所述处理芯片U5的VSS_3引脚、所述处理芯片U5的VSS_4引脚和所述处理芯片U5的VSS_5引脚分别用于连接地端，所述处理芯片U5的D端口的PDO~roil引脚分别连接所述显示电路的输入端X2~X13。
7.如权利要求6所述的测试器，其特征在于，所述处理电路还包括:电阻R34、晶振管Y2、电容C19~C20，其中: 所述电阻R34并联连接所述晶振管Y1，所述晶振管Y2的两端分别连接所述处理芯片U5的PC14引脚和所述处理芯片U5的PC15引脚，所述晶振管Y2的两端分别连接所述电容C19的一端和所述电容C20的一端，所述电容C19的另一端和所述电容C20的另一端分别用于连接地端。
8.如权利要求7所述的测试器，其特征在于，所述显示电路包括:电阻R36~R38、电容C21、显示芯片U6，其中: 所述电阻R36的一端分别连接所述电阻R37的一端和所述显示芯片U6的对比度调整端3，所述电阻R37的另一端连接所述显示芯片U6的电压输出端18，所述电阻R38的一端分别连接所述显示芯片U6的电源正端2和背光源正端19，所述电阻R38的另一端分别连接所述电容C21的一端和所述显示芯片U6的复位端17，所述电阻R36的另一端和所述电阻R38的一端分别连接所述电源电路的输出端3，所述电容C21的另一端、所述显示芯片U6的电源地端I和所述显示芯片U6的背光源负端20分别用于连接地端，所述显示芯片U6的三态数据端7~14分别连接所述处理芯片U5的D端口的PDO~PD7引脚，所述显示芯片U6的显示端4、使能信号端6、读写控制端5和串/并口端15分别连接所述处理芯片U5的D端口的PD8~PDll引脚。
9.如权利要求5所述的测试器，其特征在于，所述电源电路包括:发光二极管D4、电阻R39、电容C22~C25、电压转换器VCl~VC2，其中: 所述发光二极管D4的正极用于连接电源，所述发光二极管D3的负极连接所述电阻R39的一端，所述电容C22的一端分别连接所述电压转换器VCl的电压输入端IN和所述发光二极管D4的正极，所述电压转换器VCl的电压输出端Out分别连接所述电容C23的一端和所述运放芯片U4的电源端7，所述电容C24的一端分别连接所述电压转换器VC2的电压输入端Vin和所述发光二极管D4的正极，所述电压转换器VC2的电压输出端Out分别连接所述电容C25的一端、所述电阻R35的另一端、所述电阻R36的另一端，所述电阻R39的另一端、所述电容R22的另一端、所述电容R23的另一端、所述电容R24的另一端、所述电容R25的另一端、所述电压 转换器VCl的地端Gnd和所述电压转换器VC2的地端Gnd分别用于连接地端。
【文档编号】G01R27/14GK203811685SQ201420018181
【公开日】2014年9月3日 申请日期:2014年1月13日 优先权日:2014年1月13日
【发明者】吕慧宁 申请人:深圳创维数字技术股份有限公司