一种沟槽型mos器件的导通电阻的仿真分析方法
【专利摘要】本发明提供一种沟槽型MOS器件的导通电阻的仿真分析方法，包括步骤：1）建立包括衬底、漂移区、体区、源区，以及沟槽结构的第一模型；2）对电流进行模拟，计算出源漏电阻R1；3）去掉衬底后对电流进行模拟，计算出此时电阻R2，则衬底电阻R3=R1-R2；4）减薄漂移区，并对减薄后的漂移区进行高浓度掺杂后对电流进行模拟，计算出沟道及源扩散的总阻值R4；5）测出电子累积层的厚度，将上述漂移区的高浓度掺杂区域移至电子累积层以下，计算出此时电阻R5，则电子累积层的电阻R6=R5-R4；6）计算出漂移区的电阻R7=R1-R3-R4-R6。采用本发明的仿真分析方法可以直接有效地获得衬底电阻，沟道电阻，积累层电阻和漂移区电阻，可以通过分析各部分电阻所占比率，为器件优化提供方向。
【专利说明】—种沟槽型MOS器件的导通电阻的仿真分析方法
【技术领域】
[0001]本发明属于半导体器件仿真分析领域，特别是涉及一种沟槽型MOS器件的导通电阻的仿真分析方法。
【背景技术】
[0002]沟槽型MOS器件(Trench M0S)晶体管是一种新型垂直结构器件，是在VDMOS (垂直双扩散金属-氧化物半导体场效应晶体管)的基础上发展起来的，两者均属于高元胞密度器件。但该结构与前者相比有许多性能优点:如更低的导通电阻、低栅漏电荷密度，从而有低的导通和开关损耗及快的开关速度。同时由于沟槽型MOS的沟道是垂直的，故可进一步提高其沟道密度，减小芯片尺寸。
[0003]沟槽型MOS器件(Trench M0S)作为一种重要的功率器件，在DC-DC转换、稳压器、电源管理模块、机电控制、显示控制、汽车电子等领域广泛应用，所以对这种器件的研究已经非常深入。目前，学术界已经从理论上推导出组成导通电阻Ron的各部分电阻的公式，但是这些公式比较理论化，理想化，其中的参数与现代Trench MOS的实际生产工艺参数有较大的区别，所以不能对各部分电阻给出准确而直观的估计。而器件导通电阻的仿真分析方法，目前只是利用TCAD软件对器件进行电流的计算，再通过计算得出整个器件的电阻，并没有对组成导通电阻的各分量进行仿真分析计算，因此不能快速的找出影响器件导通的部分，从而无法提供快速而针对性地对器件进行优化的方向。
[0004]对沟槽型MOS器件(Trench M0S)来说，导通电阻Ron主要由衬底电阻，沟道电阻，积累层电阻和漂移区电阻组成。本发明利用TCAD仿真软件，对以上各部分电阻进行模拟计算的方法，分析各部分电阻所占比率，从而为器件优化提供方向。
【发明内容】
[0005]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种沟槽型MOS器件的导通电阻的仿真分析方法，用于解决现有技术中没有对组成导通电阻的各分量进行仿真分析计算，因此不能快速的找出影响器件导通的部分，从而无法提供快速而针对性地对器件进行优化的方向的问题。
[0006]为实现上述目的及其他相关目的，本发明提供一种沟槽型MOS器件的导通电阻的仿真分析方法，包括以下步骤:
[0007]I)建立沟槽型MOS器件的第一模型，该第一模型包括依次层叠的衬底、漂移区、体区、源区，以及贯穿所述源区及漂移区的沟槽结构；
[0008]2)对所述第一模型的电流进行模拟，计算出源漏电阻R1 ；
[0009]3)将所述衬底去除形成第二模型，对所述第二模型的电流进行模拟，计算出第二模型的电阻R2,并获得所述衬底的电阻R3=R1-R2 ；
[0010]4)减薄所述漂移区，并对减薄后的漂移区进行高浓度掺杂形成第三模型，对所述第三模型的电流进行模拟，计算出第三模型的电阻R4，该电阻R4为沟道及源扩散电阻的总阻值；
[0011]5)依据所述第一模型的电流模拟测出器件导通时电子累积层的厚度，将所述第三模型的漂移区的高浓度掺杂区域移至电子累积层以下形成第四模型，对所述第四模型的电流进行模拟，计算出第四模型的电阻R5,并获得电子累积层的电阻R6=R5-R4 ；
[0012]6)计算出所述漂移区的电阻R7=R1-R3-R4-R6O
[0013]作为本发明的沟槽型MOS器件的导通电阻的仿真分析方法的一种优选方案，所述仿真分析方法所采用的仿真工具为TCAD仿真工具。
[0014]作为本发明的沟槽型MOS器件的导通电阻的仿真分析方法的一种优选方案，所述第一模型所采用的衬底的厚度与实际沟槽型MOS器件中衬底的厚度相等。
[0015]作为本发明的沟槽型MOS器件的导通电阻的仿真分析方法的一种优选方案，所述衬底为N型衬底，所述漂移区为N型漂移区，所述体区为P型体区，所述源区为N型源区。
[0016]进一步地，步骤4)及步骤5)中，高浓度掺杂的导电类型为N型。
[0017]作为本发明的沟槽型MOS器件的导通电阻的仿真分析方法的一种优选方案，所述沟槽结构包括贯穿所述源区及漂移区的沟槽、结合于所述沟槽表面的栅氧层以及填充于所述栅氧层中的多晶硅层。
[0018]作为本发明 的沟槽型MOS器件的导通电阻的仿真分析方法的一种优选方案，所述仿真分析方法中，各步骤对电流进行模拟时所加载的源极电压、漏极电压及栅极电压均保
持一致。
[0019]如上所述，本发明提供一种沟槽型MOS器件的导通电阻的仿真分析方法，包括以下步骤:1)建立沟槽型MOS器件的第一模型，该第一模型包括依次层叠的衬底、漂移区、体区、源区，以及贯穿所述源区及漂移区的沟槽结构；2)对所述第一模型的电流进行模拟，计算出源漏电阻R1 ;3)将所述衬底去除形成第二模型，对所述第二模型的电流进行模拟，计算出第二模型的电阻R2,并获得所述衬底的电阻R3=R1-R2 ；4)减薄所述漂移区，并对减薄后的漂移区进行高浓度掺杂形成第三模型，对所述第三模型的电流进行模拟，计算出第三模型的电阻R4，该电阻R4为沟道及源扩散电阻的总阻值；5)依据所述第一模型的电流模拟测出器件导通时电子累积层的厚度，将所述第三模型的漂移区的高浓度掺杂区域移至电子累积层以下形成第四模型，计算出第四模型的电阻R5，并获得电子累积层的电阻R6=R5-R4AHf算出所述漂移区的电阻&=1?1-1?3-1?4-1?6。采用本发明的仿真分析方法可以直接有效地获得衬底电阻，沟道电阻，积累层电阻和漂移区电阻，可以通过分析各部分电阻所占比率从而为器件优化提供方向。
【专利附图】
【附图说明】
[0020]图1显示为本发明的沟槽型MOS器件的导通电阻的仿真分析方法的步骤流程示意图。
[0021]图2显示为本发明的沟槽型MOS器件的导通电阻的仿真分析方法步骤I)及步骤
2)所采用的器件模型结构示意图。
[0022]图3显示为本发明的沟槽型MOS器件的导通电阻的仿真分析方法步骤3)所采用的器件模型结构示意图。
[0023]图4显示为本发明的沟槽型MOS器件的导通电阻的仿真分析方法步骤4)所采用的器件模型结构示意图。
[0024]图5显示为本发明的沟槽型MOS器件的导通电阻的仿真分析方法步骤5)所采用的器件模型结构示意图。
[0025]元件标号说明
[0026]101衬底
[0027]102漂移区
[0028]103体区
[0029]104源区
[0030]105沟槽结构
[0031]106高浓度掺杂区域
[0032]107电子累积层
[0033]Sll~S16步骤I)~步骤6)
【具体实施方式】
[0034]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0035]请参阅图1~图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0036]如图1~图5所示，本实施例提供一种沟槽型MOS器件的导通电阻的仿真分析方法，包括以下步骤:
[0037]如图1~图2所示，首先进行步骤I) S11，建立沟槽型MOS器件的第一模型，该第一模型包括依次层叠的衬底101、漂移区102、体区103、源区104，以及贯穿所述源区104及漂移区102的沟槽结构105。
[0038]在本实施例中，所述仿真分析方法所采用的仿真工具为TCAD仿真工具。当然，其它的仿真工具也适用于本发明，因此，并不限定于此。
[0039]作为示例，所述第一模型所采用的衬底101的厚度与实际沟槽型MOS器件中衬底101的厚度相等。由于对低压器件而言，衬底101的电阻可能占整个器件电阻的20%以上，因此，在第一模型中所采用的衬底101的厚度与实际沟槽型MOS器件中衬底101的厚度相等，不只取很小的衬底101厚度而忽略衬底101电阻，可以极大程度地使模拟更真实地反应实际器件的各部分电阻，具有更好的指导性作用。
[0040]作为示例，所述沟槽结构105包括贯穿所述源区104及漂移区102的沟槽、结合于所述沟槽表面的栅氧层以及填充于所述栅氧层中的多晶硅层。
[0041]在本实施例中，所述衬底101为N型衬底,所述漂移区102为N型漂移区,所述体区103为P型体区，所述源区104为N型源区。
[0042] 在本实施例中，采用30V的沟槽型MOS器件工艺进行仿真分析，该沟槽型MOS器件采用厚度为5.15um，电阻率为0.33ohmcm的外延层，以及厚度为150um，电阻率为
0.0015ohmcm的衬底，作为器件的基底，所述漂移区102、体区103、源区104及沟槽结构105形成于所述外延层，另外，所述衬底101的底部形成有漏极。
[0043]如图1?图2所示，然后进行步骤2) S12，对所述第一模型的电流进行模拟，计算出源漏电阻Ri。
[0044]作为示例，对所述第一模型的电流进行模拟时，对源极加载的电压为0V，对漏极加载的电压为0.1V，对栅极加载的电压为O?IOV的渐变电压，根据上述加载电压获得源漏之间的电流曲线后，计算出源漏电阻I。对于本实施例中所建立的第一模型，获得源漏电阻札为2898.6欧姆。
[0045]如图1及图3所示，接着进行步骤3) S13，将所述衬底101去除形成第二模型，对所述第二模型的电流进行模拟，计算出第二模型的电阻R2，并获得所述衬底101的电阻R3=RfR2。
[0046]作为示例，对所述第二模型的电流进行模拟时，对源极加载的电压为0V，对漏极加载的电压为0.1V，对栅极加载的电压为O?IOV的渐变电压，根据上述加载电压获得源漏之间的电流曲线后，计算出第二模型的电阻R2，即可获得所述衬底101的电阻R3=R「R2。对于本实施例中所建立的第二模型，获得的衬底101的电阻为734.1欧姆。
[0047]需要说明的是，对于所述第二模型，加载漏极电压的区域为去除衬底101后的漂移区102的底部。
[0048]如图1及图4所示，然后进行步骤4)S14，减薄所述漂移区102，并对减薄后的漂移区102进行高浓度掺杂形成第三模型，对所述第三模型的电流进行模拟，计算出第三模型的电阻R4，该电阻R4为沟道及源扩散电阻的总阻值。
[0049]作为示例，所述高浓度掺杂的导电类型为N型。
[0050]在本实施例中，截取掉沟槽结构105下方0.4um以下部分的漂移区102，对减薄后的漂移区102进行背面注入大剂量的N型掺杂，形成高浓度掺杂区域106，使得器件沟道下方具有较高的掺杂浓度并且不改变沟道的掺杂情况，形成第三模型，此做法的目的是将沟道下方漂移区102的电阻极大程度地降低，达到其电阻基本可以忽略不计地目的。
[0051 ] 作为示例，对所述第三模型的电流进行模拟时，对源极加载的电压为0V，对漏极加载的电压为0.1V，对栅极加载的电压为O?IOV的渐变电压，根据上述加载电压获得源漏之间的电流曲线后，计算出第三模型的电阻R4，该电阻R4为沟道及源扩散电阻的总阻值。对于本实施例中的第三模型，获得的沟道及源扩散电阻的总阻值为1336.9欧姆。
[0052]需要说明的是，对于所述第三模型，加载漏极电压的区域为去除减薄后的漂移区102的底部。
[0053]如图1及图5所示，接着进行步骤5)S15，依据所述第一模型的电流模拟测出器件导通时电子累积层107的厚度，将所述第三模型的漂移区102的高浓度掺杂区域106移至电子累积层107以下形成第四模型，对所述第四模型的电流进行模拟，计算出第四模型的电阻R5,并获得电子累积层107的电阻R6=R5_R4。
[0054]作为示例，所述高浓度掺杂的导电类型为N型。
[0055]作为示例，对所述第四模型的电流进行模拟时，对源极加载的电压为0V，对漏极加载的电压为0.1V，对栅极加载的电压为O?IOV的渐变电压，根据上述加载电压获得源漏之间的电流曲线后，计算出第四模型的电阻R5，即可获得电子累积层107的电阻R6=R5-R415对于本实施例中的第四模型，获得的电子累积层107的电阻R6为257.5欧姆。
[0056]需要说明的是，对于所述第四模型，加载漏极电压的区域为去除减薄后的漂移区102的底部。
[0057]如图1所示，最后进行步骤6) S16，计算出所述漂移区102的电阻R7=R1-R3-R4-Rp在本实施例中，所述漂移区102的电阻R7计算为570.1欧姆。
[0058]至此，通过本实施例的仿真分析方法，获得了沟槽型MOS器件各部分的电阻，包括衬底101电阻、的沟道及源扩散电阻的总电阻、电子累积层107的电阻以及漂移区102的电阻，可以看出，沟道及源扩散电阻的总电阻占源漏电阻的46%，所以要对该沟槽型MOS器件的导通电阻进行优化最有效的方法就是减小沟道电阻。
[0059]需要说明的是，上述仿真分析方法不仅适用于沟槽型MOS器件(Trench M0S);还适用于如沟槽型绝缘栅双极型晶体管(IGBT)、及沟槽型CoolMOS等器件中，且并不限定于上述所列举的几种。
[0060]如上所述，本发明提供一种沟槽型MOS器件的导通电阻的仿真分析方法，包括以下步骤:1)建立沟槽型MOS器件的第一模型，该第一模型包括依次层叠的衬底101、漂移区102、体区103、源区104，以及贯穿所述源区104及漂移区102的沟槽结构105 ;2)对所述第一模型的电流进行模拟，计算出源漏电阻R1 ;3)将所述衬底101去除形成第二模型，对所述第二模型的电流进行模拟，计算出第二模型的电阻R2，并获得所述衬底101的电阻R3=R1-R2;
4)减薄所述漂移区102，并对减薄后的漂移区102进行高浓度掺杂形成第三模型，对所述第三模型的电流进行模拟，计算出第三模型的电阻R4，该电阻R4为沟道及源扩散电阻的总阻值；5)依据所述第一模型的电流模拟测出器件导通时电子累积层107的厚度，将所述第三模型的漂移区102的高浓度掺杂区域106移至电子累积层107以下形成第四模型，计算出第四模型的电阻R5，并获得电子累积层107的电阻R6=R5-R4 ;6)计算出所述漂移区102的电阻R7=R1-R3-R4-Rp采用本发明的仿真分析方法可以直接有效地获得衬底101电阻，沟道电阻，积累层电阻和漂移区102电阻，可以通过分析各部分电阻所占比率从而为器件优化提供方向。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0061]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属【技术领域】中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【权利要求】
1.一种沟槽型MOS器件的导通电阻的仿真分析方法，其特征在于，包括以下步骤: 1)建立沟槽型MOS器件的第一模型，该第一模型包括依次层叠的衬底、漂移区、体区、源区，以及贯穿所述源区及漂移区的沟槽结构； 2)对所述第一模型的电流进行模拟，计算出源漏电阻R1； 3)将所述衬底去除形成第二模型，对所述第二模型的电流进行模拟，计算出第二模型的电阻R2,并获得所述衬底的电阻R3=R1-R2 ； 4)减薄所述漂移区，并对减薄后的漂移区进行高浓度掺杂形成第三模型，对所述第三模型的电流进行模拟，计算出第三模型的电阻R4,该电阻R4为沟道及源扩散电阻的总阻值； 5)依据所述第一模型的电流模拟测出器件导通时电子累积层的厚度，将所述第三模型的漂移区的高浓度掺杂区域移至电子累积层以下形成第四模型，对所述第四模型的电流进行模拟，计算出第四模型的电阻R5，并获得电子累积层的电阻R6=R5-R4; 6)计算出所述漂移区的电阻R7=R1-R3-R4-Rp
2.根据权利要求1所述的沟槽型MOS器件的导通电阻的仿真分析方法，其特征在于:所述仿真分析方法所采用的仿真工具为TCAD仿真工具。
3.根据权利要求1所述的沟槽型MOS器件的导通电阻的仿真分析方法，其特征在于:所述第一模型所采用的衬底的厚度与实际沟槽型MOS器件中衬底的厚度相等。
4.根据权利要求1所述的沟槽型MOS器件的导通电阻的仿真分析方法，其特征在于:所述衬底为N型衬底，所述漂移区为N型漂移区，所述体区为P型体区，所述源区为N型源区。
5.根据权利要求4所述的沟槽型MOS器件的导通电阻的仿真分析方法，其特征在于:步骤4)及步骤5)中，高浓度掺杂的导电类型为N型。
6.根据权利要求1所述的沟槽型MOS器件的导通电阻的仿真分析方法，其特征在于:所述沟槽结构包括贯穿所述源区及漂移区的沟槽、结合于所述沟槽表面的栅氧层以及填充于所述栅氧层中的多晶硅层。
7.根据权利要求1所述的沟槽型MOS器件的导通电阻的仿真分析方法，其特征在于:所述仿真分析方法中，各步骤对电流进行模拟时所加载的源极电压、漏极电压及栅极电压均保持一致。
【文档编号】G06F17/50GK103902761SQ201410086317
【公开日】2014年7月2日 申请日期:2014年3月10日 优先权日:2014年3月10日
【发明者】王艳颖, 郑泽人, 彭宇 申请人:中航（重庆）微电子有限公司