表面安装用跳线芯片及层叠基板的制作方法
【技术领域】
[0001]本实用新型涉及表面安装用跳线芯片，特别涉及用于基板间的连接的跳线芯片。此外，涉及利用了该跳线芯片的层叠基板。
【背景技术】
[0002]—般而言，作为用于以低电阻将某一电极和其它电极电连接的表面安装元器件，已知有跳线芯片。跳线芯片为电阻极小的电阻元器件，也被称为跳线电阻元器件或零Ω电阻元器件等。
[0003]作为跳线芯片，例如专利文献I或专利文献2所公开的那样，一般在氧化铝等绝缘基板上设置导体、电阻，在长边方向的端面形成有端子电极。
[0004]近年来，在智能手机等移动终端设备中，要求所搭载的半导体元器件的进一步的小型化，有时利用以层叠基板(Stacked Substrate)技术、层叠封装(Package on Package)技术为代表的“基板层叠技术(三维基板技术)”。
[0005]在这种基板层叠技术中，为了将上下两个半导体安装基板电连接，利用焊球、金属接线柱等连接导体(例如参照专利文献3)。若能利用上述跳线芯片作为该连接导体，则能以低电阻连接两个基板。
[0006]现有技术文献
[0007]专利文献
[0008]专利文献1:日本专利特开2007-188971号公报
[0009]专利文献2:日本专利特开2011-142117号公报
[0010]专利文献3:日本专利特开2004-200280号公报【实用新型内容】
[0011]实用新型所要解决的技术问题
[0012]然而，为了获得上述跳线芯片，需要在绝缘基板上进行导体和电阻的煅烧、以及镀膜的形成、集合基板沿χ-y方向的分割等复杂工艺，对于多个跳线芯片，难以利用简单结构抑制高度偏差。
[0013]本实用新型的目的在于，提供能以简单结构抑制高度偏差的跳线芯片，作为将安装有元件等的两个基板电连接的连接导体。
[0014]解决技术问题的技术方案
[0015]本实用新型的跳线芯片表面安装于基板，其具有:
[0016]柱状的导电性的坯体；及
[0017]在所述导电性的坯体的整个周边形成的导电膜，
[0018]该跳线芯片为柱状，长边方向的高度与短边方向的最大直径的纵横比(高度/最大直径)在1.5?5.0的范围内。
[0019]实用新型效果
[0020]本实用新型的跳线芯片能以简单结构抑制高度偏差，因此，能用作为将两个基板电连接的连接导体。
【附图说明】
[0021]图1是示意性地表示实施方式I的跳线芯片的立体图。
[0022]图2是表示图1的跳线芯片沿长边方向的截面结构的剖视图。
[0023]图3是图1的跳线芯片的制造方法中将金属线材切断为规定的长度以得到导电性的还体的工序的不意图。
[0024]图4是表示实施方式I的层叠基板的结构的简要剖视图。
[0025]图5是表示实施方式I的层叠基板的制造方法中在第I基板的表面电极上配置跳线芯片的工序的立体图。
[0026]图6A是表示在第I基板的表面电极设置焊料糊料的工序的简要剖视图。
[0027]图6B是表示在焊料糊料上装载跳线芯片的工序的简要剖视图。
[0028]图6C是表示在回流炉中以200?260°C的范围进行加热处理的工序的简要剖视图。
[0029]图7是表示在实施方式I的层叠基板的制造方法中在第I基板上安装半导体元件的工序的简要剖视图。
[0030]图8是表示在实施方式I的层叠基板的制造方法中在第I基板上经由跳线芯片与第2基板电连接的工序的简要剖视图。
[0031]图9是简要表示在实施方式2的层叠基板的制造方法中将多个跳线芯片收纳在收纳容器所设置的多个收纳孔的情况的概念图。
[0032]图10是表示收纳容器的收纳孔中收纳的跳线芯片的简要剖视图。
[0033]图1lA是表示在收纳容器的收纳孔中收纳跳线芯片的工序的简要剖视图。
[0034]图1lB是表示在收纳容器的收纳孔中收纳跳线芯片的工序的简要剖视图。
[0035]图12是表示利用安装头拾取在收纳容器的收纳孔中收纳的跳线芯片的工序的简要立体图。
[0036]图13是表示在第I基板的表面电极上利用安装头配置跳线芯片的工序的简要立体图。
【具体实施方式】
[0037]第I方式的跳线芯片表面安装于基板，其具有:
[0038]柱状的导电性的坯体；及
[0039]在所述导电性的坯体的整个周边形成的导电膜，
[0040]该跳线芯片为柱状，长边方向的高度与短边方向的最大直径的纵横比(高度/最大直径)在1.5?5.0的范围内。
[0041]第2方式的跳线芯片也可为，在上述第I方式中，所述长边方向的高度为0.1mm?
5.0mm的范围。
[0042]第3方式的跳线芯片也可为，在上述第I或第2方式中，所述导电性的坯体为圆柱状或多棱柱状。
[0043]第4方式的跳线芯片也可为，在上述第I至第3的任一方式中，所述导电膜具有:
[0044]以Ni为主要成分的基底侧镀膜；及
[0045]以Au或Sn为主要成分的表面侧镀膜。
[0046]第5方式的跳线芯片也可为，在上述第4方式中，所述基底侧镀膜具有I?10 μ m
的膜厚。
[0047]第6方式的跳线芯片也可为，在上述第I至第5的任一方式中，所述导电性的坯体以Cu为主要成分。
[0048]第7方式的层叠基板具有:第I基板，该第I基板中，将跳线芯片的长边方向的一个端面与表面电极相连接，该跳线芯片具有柱状的导电性的坯体及在所述导电性的坯体的整个周边形成的导电膜，该跳线芯片为柱状，所述长边方向的高度与短边方向的最大直径的纵横比(高度/最大直径)在1.5?5.0的范围内；及
[0049]第2基板，该第2基板中，所述跳线芯片的所述长边方向的另一端面与表面电极相连接，该第2基板经由所述跳线芯片与所述第I基板电连接。
[0050]以下，参照附图对本实用新型实施方式的跳线芯片、跳线芯片的制造方法及层叠基板进行说明。另外，图中，对于实质上相同的构件标注相同的标号。
[0051](实施方式I)
[0052]<跳线芯片>
[0053]图1是示意性地表示实施方式I的跳线芯片10的立体图，图2是表示图1的跳线芯片10沿长边方向的截面结构的剖视图。
[0054]该跳线芯片10表面安装于基板，具有柱状的导电性的坯体I及在所述导电性的坯体I的整个周边形成的导电膜2。导电膜2包含在跳线芯片安装时的回流等热处理之际熔融的导电膜。该跳线芯片10为柱状，长边方向的高度与短边方向的最大直径的纵横比(高度/最大直径)在1.5?5.0的范围内。根据该跳线芯片，能以简单结构抑制高度偏差。该电阻例如在0.1mQ?50ι?Ω的范围内。该跳线芯片10可作为将两个基板11、12间电连接的连接导体来使用。此外，该跳线芯片10为柱状体，具有上述范围的纵横比，因此，与将两个基板11、12间电连接的一个连接导体即焊球(纵横比(高度/最大直径)=I)相比，跳线芯片10在基板上所占的面积相对较小，能进一步扩大各种元器件的安装区域。此外，跳线芯片10具有与焊球相比电阻更低的导电性的坯体及电阻更低的基底侧镀膜2a，因此，可相对减少电阻，能进一步抑制两个基板11、12间的能量损耗。
[0055]另外，该跳线芯片也称为例如跳线电阻元器件或零Ω电阻元器件。
[0056]以下，对该跳线芯片10的结构进行说明。
[0057]〈形状及纵横比〉
[0058]该跳线芯片10呈柱状。柱状意味着与长边方向垂直的水平截面的形状沿长边方向呈同样的形状。例如，可为圆柱状、多棱柱状等。在长边方向具有两端面3、4。另外，在圆柱状、多棱柱状等任意情况下，其角可带有圆形(角部具有弧度)。此外，在将该跳线芯片10作为基板11、12间的连接导体来使用，在连接导体中有高频电流流过的情况下，作为水平截面的形状，更优选为不具有因集肤效应而产生集中的角部的圆柱状。
[0059]该跳线芯片10中，长边方向的高度与短边方向的最大直径的纵横比(高度/最大直径)在1.5?5.0的范围内。在纵横比小于1.5的情况下，与焊球(纵横比(高度/最大直径)=I)的差异变小，因此，充分扩展安装区域的效果变小。此外，若纵横比超过5.0，则电阻相对变大。
[0060]另外，该跳线芯片10的长边方向的高度也可在0.1mm?3.0mm的范围内。长边方向的高度根据两个基板间的距离来选择即可，例如也可在0.1mm?2.0mm的范围、甚至在0.1mm?1.0mm的范围内。最大直径也可在0.05?0.6mm的范围内。此外，例如也可在
0.05?0.4mm的范围、甚至在0.05mm?0.2mm的范围内。
[0061]〈导电性的坯体〉
[0062]导电性的坯体I为具有导电性的坯体即可。例如，也可为包含Cu为主要成分的合金。具体而言，Cu-0.15Mg-0.22Zn(Cu63重量％、Mgl5重量％、Zn22重量％ )等的Cu合金在导电率及加工性等方面较佳。另外，导电性的坯体I并不限于上述Cu合金，只要是具有导电性的坯体就可以使用。
[0063]<导电膜>
[0064]导电膜2形成于导电性的坯体I的