产生高精度可调数字波形序列的半导体测试机及测试系统的制作方法

本实用新型涉及半导体领域，特别涉及产生高精度可调数字波形序列的半导体测试机及测试系统。

背景技术：

在半导体测试机行业，需要产生任意可调的高精度数字波形序列去驱动被测试芯片。在对被测试芯片进行测试时，现有技术一般是花费巨资去设计、流片一款ASIC芯片来实现这一功能，由于此类应用一般用量不大，流片费用高，造成实现成本较高，生产的周期一般在半年以上，造成生产周期较长，当设计失败时，将会造成流片失败，所以其风险较大。由此可知，现有方法实现成本较高、周期较长、风险较大。

技术实现要素：

本实用新型要解决的技术问题在于，针对现有技术的上述实现成本较高、周期较长、风险较大的缺陷，提供一种实现成本较低、周期较短、风险较小的产生高精度可调数字波形序列的半导体测试机及测试系统。

本实用新型解决其技术问题所采用的技术方案是：构造一种产生高精度可调数字波形序列的半导体测试机，包括FPGA，所述FPGA包括通讯模块、控制逻辑模块、存储器、解压缩译码模块和高速收发器，所述通讯模块用于将波形矢量数据在PC端和所述产生高精度可调数字波形序列的半导体测试机之间进行传送，所述控制逻辑模块与所述通讯模块连接、用于控制将所述PC端下传过来的波形矢量数据保存在所述存储器或将所述波形矢量数据从所述存储器中取出传送到所述解压缩译码模块，所述解压缩译码模块将所述波形矢量数据进行解压缩和译码后生成直接驱动所述高速收发器的数据，所述高速收发器以串行高速的形式将产生的数字波形序列传送出去。

在本实用新型所述的产生高精度可调数字波形序列的半导体测试机中，所述高速收发器的数量为一个或多个。

在本实用新型所述的产生高精度可调数字波形序列的半导体测试机中，所述数字波形序列的最高分辨率为20ps，最高数据率为300Mbps。

本实用新型还设计一种测试系统，包括PC端、半导体测试机和被测试芯片，所述PC端生成波形矢量数据，并将所述波形矢量数据下发到所述半导体测试机，所述半导体测试机产生高精度可调数字波形序列驱动所述被测试芯片，所述半导体测试机为上述产生高精度可调数字波形序列的半导体测试机中的任意一种。

在本适应新型所述的测试系统中，所述PC端内置有编码压缩模块，所述编码压缩模块将要产生的序列波形进行编码和压缩得到波形矢量数据。

实施本实用新型的产生高精度可调数字波形序列的半导体测试机及测试系统，具有以下有益效果：由于使用通讯模块、控制逻辑模块、存储器、解压缩译码模块和高速收发器，控制逻辑模块用于控制将PC端下传过来的波形矢量数据保存在存储器或将波形矢量数据从存储器中取出传送到解压缩译码模块，解压缩译码模块将波形矢量数据进行解压缩和译码后生成直接驱动高速收发器的数据，高速收发器以串行高速的形式将产生的数字波形序列传送出去，这样就产生了高精度可调数字波形序列，不再需要设计、流片一款ASIC芯片，所以实现成本较低、周期较短、风险较小。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型产生高精度可调数字波形序列的半导体测试机及测试系统一个实施例中FPGA的结构示意图；

图2为所述实施例中测试系统的结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

在本实用新型产生高精度可调数字波形序列的半导体测试机及测试系统实施例中，该产生高精度可调数字波形序列的半导体测试机包括FPGA，该FPGA的结构示意图如图1所示。图1中，该FPGA包括通讯模块11、控制逻辑模块12、存储器13、解压缩译码模块14和高速收发器15，通讯模块11、控制逻辑模块12、存储器13、解压缩译码模块14和高速收发器15均采用硬件模块或设备，通讯模块11用于与PC端进行通讯，将波形矢量数据在在PC端和该产生高精度可调数字波形序列的半导体测试机之间进行传送，控制逻辑模块12与通讯模块11连接、用于控制将PC端下传过来的波形矢量数据保存在存储器，以及将波形矢量数据从存储器中取出并传送到解压缩译码模块14，存储器13与控制逻辑模块12连接、用于存储PC端下传下来的波形矢量数据以及解压缩译码模块14产生的数据，解压缩译码模块14与控制逻辑模块12连接，用于将波形矢量数据进行解压缩和译码(也就是将波形矢量数据展开并译码)后生成可以直接驱动高速收发器的数据，高速收发器以串行高速的形式将产生的数字波形序列传送出去，这样就产生了高精度可调数字波形序列。本实施例中，产生的数字波形序列的最高分辨率为20ps，最高数据率为300Mbps。

本实施例中，高速收发器15的数量为一个或多个，目前中高端的FPGA芯片自带多个高速收发器。通过数据分拆(即解压缩和译码)，可实现几十皮秒精度的数字波形序列。这样就可在最短的时间内低成本、低风险地实现高精度的可调数字波形序列。本实用新型通过利用FPGA集成的高速收发器实现高精度可调数字波形序列，其不再需要设计、流片一款ASIC芯片，所以实现成本较低、周期较短、风险较小。

本实施例还涉及一种测试系统，其结构示意图如图2所示。图2中，该超市系统包括PC端2、半导体测试机3和被测试芯片4，半导体测试机4为上述 产生高精度可调数字波形序列的半导体测试机，PC端3生成波形矢量数据，并将该波形矢量数据2下发到半导体测试机，半导体测试机3产生高精度可调数字波形序列驱动被测试芯片4。这样就可以对被测试芯片4进行测试。

值得一提的是，本实施例中，PC端2内置有编码压缩模块21，编码压缩模块21将要产生的序列波形进行编码和压缩得到波形矢量数据。

总之，在本实施例中，使用FPGA内置的高速收发器15快速实现高精度可调数字波形序列，其实现成本较低、周期较短、风险较小。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。