合并单元测试装置的制作方法

本发明涉及测试领域，具体而言，涉及一种合并单元测试装置。

背景技术：

传统互感器加模拟量输入的合并单元是目前我国数字化变电站中使用最多的一种前端采样组合。由于数字化变电站中所有的AD数据均来自于合并单元输出的采样值报文，因此合并单元的性能直接影响着数字计量和保护装置的正常工作，尤其是对时间要求苛刻的继保装置。所以科学严谨的测试合并单元性能是硬性要求，特别是采样值报文的帧传输延时，离散度等可能直接导致系统跳闸故障的时间特性尤为重要。

目前国内已有一些合并单元测试装置，但这些测试装置在合并单元时间测试存在的问题是：

常规合并单元时间特性测试方法精度不高，稳定性差；常规方法一般是利用定时器进行时间标定：首先以定时器记录同步信号的时间初始值，然后在数字量报文的接收中断处理函数中再记录定时器时间，通过简单的计算即可得出合并单元的传输延时，帧离散度等时间特性数据。这种软件计算的时间准确性依赖于处理器的中断延时，一旦大量中断出现在需要进行时间标定的时刻，过多的中断嵌套将导致实际记录的时刻存在不确定的延时，这将直接影响系统标定的各种时间的精度，严重威胁变电站工作的稳定性。

针对上述的问题，目前尚未提出有效的解决方案。

技术实现要素：

本发明实施例提供了一种合并单元测试装置，以至少解决现有技术中合并单元测试装置标定时间精度低的技术问题。

根据本发明实施例的一个方面，提供了一种合并单元测试装置，包括：FPGA模块，与DSP数据处理模块、同步信号输出模块、被测试的合并单元均相连接，用于接收数据和标定时间；模拟量采集模块，与所述DSP数据处理模块和所述被测试的合并单元相连接，用于对模拟量数据进行采集；同步信号输出模块，用于对同步信号进行输出；人机界面模块，用于接收用户指令；DSP数据处理模块，与所述FPGA模块、所述模拟量采集模块、所述同步信号输出模块、所述人机界面模块均相连接，用于对接收到的数据进行处理。

进一步地，所述DSP数据处理模块通过SPORT接口与所述模拟量采集模块相连。

进一步地，所述DSP数据处理模块通过RAM接口的总线SMC与所述FPGA模块相连。

进一步地，所述DSP数据处理模块包括：处理器，用于进行算法处理；高速内存芯片，用于存储程序运行时的数据；非易失性存储器Flash芯片，用于完成代码和用户数据的掉电保存。

进一步地，所述同步信号输出模块采用FPGA内部逻辑电路实现PPS和IRIG-B码同步信号的编码和输出。

进一步地，所述FPGA模块包括：FPGA数据接收模块，用于对多路IEC61850-9-2报文进行接收。

进一步地，所述FPGA数据接收模块通过以太网物理芯片PHY的数据触发脉冲进行精确时间标定。

进一步地，所述FPGA数据接收模块采用16Bits的位宽SMC总线与所述DSP数据处理模块进行数据传输。

进一步地，所述模拟量采集模块包括：逐次逼近式AD转换器，用于进行标准通道的模拟量到数字量的转化。

进一步地，所述人机界面模块包括：嵌入式工控机，用于接收用户下达的指令以及显示数据。

在本发明实施例中，合并单元测试装置在进行合并单元测试时，由测试装置输出对时信号(同步信号)，测试装置和被测合并单元同时采集外部模拟量，FPGA模块完成数字量接收及硬件时间的标定；由于报文的所有时间信息在接收的时刻被完全保留下来，不依赖于处理器的中断延时，不存在不确定的延时，达到了提高标定时间的精度的技术效果，进而解决了现有技术中合并单元测试装置标定时间精度低的技术问题。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据本发明实施例的合并单元测试装置的示意图；

图2是根据本发明实施例的以太网报文硬件时间标定原理图；

图3是根据本发明实施例的DSP数据处理框图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

根据本发明实施例，提供了一种合并单元测试装置的实施例。

图1是根据本发明实施例的合并单元测试装置的示意图。如图1所示，该装置包括：FPGA模块10、模拟量采集模块20、同步信号输出模块30、人机界面模块40、DSP数据处理模块50。本测试装置采用标准表法对合并单元进行测试，测试时需外加三相模拟功率源给测试装置以及被测合并单元。

FPGA模块10，与DSP数据处理模块50、同步信号输出模块30、被测试的合并单元均相连接，用于接收数据和标定时间。

模拟量采集模块20，与DSP数据处理模块50和被测试的合并单元相连接，用于对模拟量数据进行采集。

同步信号输出模块30，用于对同步信号进行输出。

人机界面模块40，用于接收用户指令。

DSP数据处理模块50，与FPGA模块10、模拟量采集模块20、同步信号输出模块30、人机界面模块40均相连接，用于对接收到的数据进行处理。

在本发明实施例中，合并单元测试装置在进行合并单元测试时，由测试装置输出对时信号(同步信号)，测试装置和被测合并单元同时采集外部模拟量，FPGA模块完成数字量接收及硬件时间的标定；由于报文的所有时间信息在接收的时刻被完全保留下来，不依赖于处理器的中断延时，不存在不确定的延时，解决了现有技术中标定时间精度低的技术问题，达到了提高标定时间的精度的技术效果。

现有技术中，测试装置单次只能完成一台设备的检测，测试效率低下。合并单元测试项目多，测试步骤繁杂，耗费时间长，而目前对于合并单元批量测试，尚未有测试装置具备相应的解决方案，主要在于实现上的困难，因为虽然多台合并单元的模拟量输入可用单台测试装置的模拟源进行串并联解决，但多台合并单元的IEC61850-9-2数字报文的同时接收和处理却存在很多难点。难点一，多台合并单元同时测试时，多路IEC61850-9-2报文时间信息计算困难；针对多路以太网输出，主控虽可扩展多个以太网接收器，但由于一般采用的主控DSP或者ARM本质是顺序执行程序代码，并不具备并行处理的能力；因此每一时刻只能处理一路以太网数据，所以当多路数据帧在同一时刻到来时，主控不仅无法同时完成多路报文时间的计算，而且还将出现数据帧丢失的现象；有些采用以太网交换机将多路并行输入的以太网帧合并为一路以太网帧供主控顺序接收，这种方式的数字量报文经过了转发时间不确定的交换机，此时报文的传输延时，离散值等数据已经失去测试意义。难点二，多台合并单元同时测试时，测试装置接收报文中断多，数据处理时间完全不够；以4台合并单元同时测试为例，取变电站目前广泛使用的4k采样率计算，在同时测试时每秒数据帧数可达：4*4k＝16000帧/s，意味着主控单就采样值接收任务，每就需要处理一个中断以完成数据接收和时间标定，而耗时的多台合并单元的FFT误差计算任务在这短时间内根本无法完成；此外，按以太网协议中最大帧长度1518字节计算每秒数据量为：16000*1518*8＝194.304MBits/s，远超百兆网卡的流量负载极限，因此还需要寻求新的数据接口方式。

在本发明实施例中，合并单元测试装置能够同时完成4台合并单元的批量测试，有效的解决了目前合并单元测试时间长、效率低的问题。

本测试装置采用标准表法对合并单元进行批量测试，测试时需外加三相模拟功率源给测试装置以及被测合并单元。

可选地，DSP数据处理模块通过SPORT接口与模拟量采集模块相连。

可选地，DSP数据处理模块通过RAM接口的总线SMC与FPGA模块相连。

可选地，DSP数据处理模块包括：处理器、高速内存芯片、非易失性存储器Flash芯片。处理器，用于进行算法处理。高速内存芯片，用于存储程序运行时的数据。非易失性存储器Flash芯片，用于完成代码和用户数据的掉电保存。

可选地，同步信号输出模块采用FPGA内部逻辑电路实现PPS和IRIG-B码同步信号的编码和输出。

可选地，FFPGA模块10包括：FPGA数据接收模块和时间标定模块。FPGA数据接收模块，用于对多路IEC61850-9-2报文进行接收。

可选地，FPGA数据接收模块通过以太网物理芯片PHY的数据触发脉冲进行精确时间标定。图2是根据本发明实施例的以太网报文硬件时间标定原理图。

可选地，FPGA数据接收模块采用16Bits的位宽SMC总线与DSP数据处理模块进行数据传输。

可选地，模拟量采集模块包括：逐次逼近式AD转换器。逐次逼近式AD转换器，用于进行标准通道的模拟量到数字量的转化。模拟量采集模块采用逐次逼近式模数转换器，通过主控端输出的采样保持脉冲完成模拟量的同步采样，使用高速串行接口将实时采样数据发送给DSP数据处理模块。

可选地，人机界面模块包括：嵌入式工控机。嵌入式工控机，用于接收用户下达的指令以及显示数据。采用高清LCD和TFT触摸屏设计，可方便完成各种用户操作以及各种复杂的数据波形显示。

FPGA数据接收模块完成数据接收和时间标定，采用大规模可编程逻辑阵列A3P600，内部逻辑门数量高达600k，资源丰富，可实现各种逻辑操作。FPGA内部设计4个MAC软核，通过外扩4个以太网物理芯片(PHY)组成以太网接收器；

以太网报文硬件时间标定原理如图2所示，根据电气和电子工程师协会IEEE802.3标准规定的帧格式，每帧以太网数据在物理层传输时都含有帧起始标识符，用于标识每帧以太网数据的起点，本发明利用这个原理来实现以太网报文硬件时标的标定目的。

本发明采用物理芯片KS8721来完成数据在物理链路的收发工作；由于PHY工作在以太网标准协议中的物理层，因此其负责嗅探物理链路上传输的数据，一旦识别出以太网数据的帧首定界符(SFD)，将立即发出触发脉冲来通知以太网协议中的MAC层，告诉它需要开始接收真正的以太网数据。FPGA内部MAC在触发脉冲到来时会即刻启动数据接收，同时FPGA内部的另一部分逻辑电路会对触发脉冲进行捕获记录脉冲到来的时刻，而脉冲到来时刻对应的系统内部时间即为报文精确的时间信息。

针对DSP和FPGA的高速数据交换方式，本发明提出了一种基于异步内存接口SMC的方法：FPGA接收多路IEC61850-9-2数据并添加硬件时标信息，随后将数据组合成一块16Bit位宽的RAM，DSP在特定地址进行寻址读并取数据即可完成报文数据的接收工作。由于SMC总线具有16Bit位宽，当总线时钟工作在较低频率20Mhz时，可传输数据就达：20Mhz*16Bit＝320Mbits/s，已经满足设计要求，且有足够的裕量。

DSP主控模块完成数据的处理，采用Blackfin双核处理器BF609，外扩高速DDR2内存芯片以满足运行时大数据的存储要求以及非易失性存储器Flash芯片完成代码和用户数据掉电保存；BF609负责控制任务和复杂数据处理，包括控制AD芯片进行外部模拟量的同步采样，4路数字量报文数据的FFT算法处理，以及用户命令的解析和执行工作。

由于FPGA在多路数字量报文接收时进行了硬件时间标定，因此包括时间信息在内的所有重要测试数据得以保留，即使DSP在做数据处理时存在一定的延时也完全不影响测试效果。图3是根据本发明实施例的DSP数据处理框图，如图3所示，DSP控制模拟量采集模块对外部模拟量进行同步采样作为标准通道数据，从FPGA中读取4路被检通道数据；内部对标准通道和被检通道数据分别进行FFT处理获得测试数据，通过标准通道与被检通道的运算结果的逐一比较，计算得出误差数据。

模拟量采集模块采用18Bits逐次逼近式A/D芯片AD7609，8通道差分输入支持实时同步采样，最大200KPS的采样率，可满足电力系统计量和保护的采样率要求，单芯片可完成三相电压和三相电流六通道模拟量数据的采集工作。逐次逼近式AD芯片需要采样保持脉冲来控制同步采样，因此DSP内部必须以系统时间为基准，发出与相应采样率的采样保持脉冲才能完成数据的同步，采样数据通过SPORT高速串行接口实时传输给DSP进行数据处理。

人机界面模块采用嵌入式工控机思泰基ST809，CPU为AMD Geode LX800 500MHz，内置256MB DDR SDRAM，可满足各种数据运算的存储要求；支持2路以太网口，一路与DSP数据处理核心相连，以进行指令以及数据交换工作。

同步信号输出模块采用高速光耦6N137进行数字隔离，并使用安捷伦光发射器HFBR1414TZ将电信号转换为光信号，因此对时输出模块同时提供光接口和电接口。由于FPGA的硬件逻辑电路处理十分高效，因此同步信号等需要高精度处理的任务均放在FPGA上，系统内部所有的时钟基准信号均来自于FPGA，支持PPS和IRIG-B码等同步信号的输出。

本发明实施例提供的测试装置，具备采集模拟量波形和输出同步信号功能，可同时接收4路IEC61850-9-2报文数据，完成国网测试规范Q GDW 11015-2013《模拟量输入式合并单元检测规范》中规定的测试项目。

FPGA数据接收模块完成4路以太网数据的接收和时间标定任务。FPGA内部设计4路MAC，通过外扩4路PHY芯片组成4路以太网接收器，完成并行接收4路IEC61850-9-2数字量报文任务；由于以太网物理芯片是工作在以太网协议中最底层的物理层，因此其负责识别物理链路上每帧以太网数据的帧首定界符(SFD)，一旦有数据到来便发出触发脉冲标识帧头到达的精确时间，FPGA通过捕获每帧数据的脉冲时间来完成报文时间的标定，由于FPGA内部都是硬件逻辑电路，不需要DSP或ARM之类微处理器的软件寻址和中断压栈工作，其时间标定是纯硬件完成的，具有延时低，稳定性好等特点，精度高达25ns。

FPGA在完成数据接收和时间标定后，将4路报文数据通过异步内存接口SMC与DSP进行数据交换，由于SMC是标准的RAM接口，因此DSP进行数据接收就像访问内存一样快速而便捷；而且SMC位宽为16Bits，总线时钟工作在较低频率20MHz时的吞吐量已达320Mbits/s,可满足多台合并单元同时测试时的大数据量的要求。

本发明实施例提供的合并单元测试装置，基于硬件时标，DSP数据处理模块完成数据处理以及测试项目的执行，包括合并单元的模拟量精度测试(同步或非同步下的比差角差)、传输延时及离散度测试、对时守时测试等。由于采用了硬件时间标定的方法对每一路数字量报文进行了时间标定，有效的解决了合并单元批量测试时时间特性测试的难题，因此对于传输延时、离散度以及对时守时等时间相关的测试项目难度得到极大的降低，DSP只需进行简单的运算即可获得高精度的测试数据，至于比差角差精度测试方面采用的是目前较为普遍和成熟的FFT算法。

本发明实施例提供的合并单元测试装置，基于硬件时标，采用FPGA并行接收多路IEC61850-9-2数据并通过捕获脉冲的方式完成时间的高精度标定。由于多路报文数据以及所有相关的时间信息在接收的时刻得以完全保留，这样没有丢失报文本身携带的任何重要的测试数据，因此即使DSP数据处理核心实际在接收被检数据时存在一定的延时，也完全不影响实际的精度测试以及时间特性测试。这种硬件时标的方法不仅提高了合并单元时间特性测试的稳定度和精度，而且有效的解决了多台合并单元同时测试的难题，能高效完成多合并单元的同时测试，弥补了目前测试装置的不足，单次操作可批量完成4台合并单元的测试，极大的缩短了大量合并单元检测的时间。

在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

在本发明所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。