基于CIC内插滤波器的超声相控阵延时实现方法与流程

本发明涉及高精度延时以及快速检测，具体讲,涉及基于cic内插滤波器的超声相控阵延时实现方法。

背景技术：

超声相控阵检测技术是一种将相控阵理论与传统超声检测结合起来的新技术，通过对超声阵列换能器中各阵元进行相位延时控制，实现波束合成和相控聚焦，对复杂的几何外形工件完成无损检测。超声相控阵检测技术的核心是对阵列换能器的激励信号和回波信号的相位进行精准控制，实现发射超声波与接收回波信号的偏转或聚焦控制。常见的延时方法有模拟线延时、延时芯片延时、采样延时、数字式延时等。其中，模拟线延时需要大量的lc网络和电子开关矩阵，具有延时精度低、集成度低，干扰性差等缺点。采样延时、延时芯片延时虽然可以实现较高精度的延时，但是，具有成本高、移植性差等缺点。

数字式延时由于精度高、稳定性好、控制灵活、通用性强、移植性高而成为近年来重点研究的方向。但是常见的算法较为复杂，硬件实现起来比较困难。此外，利用fpga(fieldprogramminggatearray)的锁相环的倍频和移相技术，也可以实现高精度延时，但是需要时钟工作在较高的频率，从而对fpga的选择和时序约束提出了较高的要求。

cic(cascadedintegratorcomb)滤波器由于结构简单，运算速度快、占用资源小的特点，在硬件实现中得到了广泛的应用。由于没有乘法器，只有加法器、积分器和寄存器，cic滤波器特别适合工作在高采样率条件下。通过对cic滤波器进行抽取或内插，可以实现数字下变频或者数字上变频。

技术实现要素：

为克服现有技术的不足，本发明旨在提出超声相控阵延时实现方法，实现1ns的高精度延时。本发明采用的技术方案是，基于cic内插滤波器的超声相控阵延时实现方法，包括如下步骤：先利用锁相环pll(phase-lockedloop)将晶振时钟倍频，再依照如下8倍内插cic滤波器算法的公式通过内插将倍频后的晶振时钟内插，从而实现数字上变频：

其中，k表示时刻，n为输入序列x(k)的长度，x1(k)、x2(k)、x3(k)分别表示x(k)通过第一级、第二级、第三级梳状器后的序列，其余依次类推，x(n)表示8倍内插x3(k)后的序列，x1(n)、x2(n)、x3(n)分别表示x(n)通过第一级、第二级、第三级积分器后的序列，其余依次类推，内插后的相邻两路信号相差实现延时。

具体地，对采样率为125mhz的输入序列x(k)进行8倍内插后，数据采样率变为原来的8倍，8路125mhz信号相邻两路相差1ns，从而实现了1ns的延时精度。

本发明的特点及有益效果是：

发明了一种超声相控阵高精度延时实现方法，其原理是基于一种多倍内插cic滤波器并行算法。通过对传统的内插cic滤波器进行分析，提出一种8倍内插cic滤波器并行算法，使得内插和多路分解可以同时进行。在晶振时钟为50mhz的情况下，可以实现1ns的高精度延时。由于算法具有计算速度快、计算量较小、分辨率高的特点，特别适合应用在高精度延时以及快速检测的系统。

附图说明：

图1是8倍内插cic滤波器三级级联结构。

图2是简化后的8倍内插cic滤波器并行算法的结构。

图3是8路并行并行算法的第一路结构。

图4是优化后的8路并行结构。

图5是基于8倍内插cic滤波器并行算法的超声相控阵聚焦延时原理。

具体实施方式

本发明为一种超声相控阵高精度延时实现方法，其原理是基于一种多倍内插cic滤波器并行算法，此算法适合应用在高精度延时以及快速检测的系统。

本发明为了解决现有技术的不足，发明了一种超声相控阵高精度延时实现方法，其原理是基于一种多倍内插cic滤波器并行算法。通过对传统的内插cic滤波器进行分析，提出一种8倍内插cic滤波器并行算法，使得内插和多路分解可以同时进行。在晶振时钟为50mhz的情况下，可以实现1ns的高精度延时。

本发明的技术解决方案：一种基于cic内插滤波器的超声相控阵高精度延时实现方法，包括以下步骤：

步骤(1)、将晶振时钟倍频

以晶振时钟为50mhz为例，如果想要实现1ns的高精度延时，需要先利用pll(phase-lockedloop)将50mhz晶振时钟倍频至125mhz，再通过8倍内插将125mhz采样率内插到1000mhz。

步骤(2)、8倍内插cic滤波器并行算法的提出

如果采用传统的三级级联cic滤波器进行8倍内插，虽然只有加法器没有乘法器，运算高效。但是，在对采样率为125mhz的输入序列x(k)进行8倍内插后，数据采样率变为原来的8倍，即1000mhz，现有的fpga资源，加法器要达到1000mhz的处理速度是非常困难的，这对硬件提出了很高的要求，实现难度较大。

通过对传统的内插cic滤波器进行改进，提出一种8倍内插cic滤波器并行算法。

步骤(3)、8倍内插cic滤波器并行算法的结构优化

根据fpga设计中面积换速度原则，虽然增加使用了乘法器，结构看似复杂，但是8路数据并行处理的方法却可以使乘法器和加法器均在原速率的1/8下运算，这有效地提高了内插滤波器的工作速度，解决了加法器无法直接工作在1000mhz下速率的问题。

步骤(4)、基于8倍内插cic滤波器并行算法的超声相控阵聚焦延时原理

晶振时钟为50mhz，经过pll倍频后，变为125mhz，时钟周期为8ns，再经过8倍内插cic滤波器并行算法后，8路125mhz信号相邻两路相差1ns，从而实现了1ns的延时精度。

下面结合附图以及具体实施方式进一步说明本发明。

步骤(1)、将晶振时钟倍频

以晶振时钟为50mhz为例，如果想要实现1ns的高精度延时，需要先利用pll(phase-lockedloop)将50mhz晶振时钟倍频至125mhz，再通过8倍内插将125mhz采样率内插到1000mhz。

步骤(2)、8倍内插cic滤波器并行算法的提出

由图1可以得到以下8个关系式子

x1(k)＝x(k)-x(k-1)(1)

x2(k)＝x1(k)-x1(k-1)(2)

x3(k)＝x2(k)-x2(k-1)(3)

x1(n)＝x(n)+x1(n-1)(5)

x2(n)＝x1(n)+x2(n-1)(6)

x3(n)＝x2(n)+x3(n-1)(7)

y(n)＝x3(n)(8)

其中k表示时刻，n为输入序列x(k)的长度。x1(k)、x2(k)、x3(k)分别表示x(k)通过第一级、第二级、第三级梳状器后的序列，x(n)表示8倍内插x3(k)后的序列，x1(n)、x2(n)、x3(n)分别表示x(n)通过第一级、第二级、第三级积分器后的序列。

假设输入序列

x(k)＝{0,m1,m2,m3,m4,m5,m6,m7，...}，由式(1)、(2)、(3)可得

x3(k)＝{0,m1,m2-3m1,m3-3m2+3m1,m4-3m3+3m2-m1,m5-3m4+

3m3-m2,m6-3m5+3m4-m3,m7-3m6+3m5-m4，...}

根据(4)，对x3(k)进行8倍内插，相邻的序列x3(k)之间插入7个0，可以得到

x(n)＝{0,0,...,0,m1,0,...,0,m2-3m1,0,...,0,m3-3m2+3m1,0,...,0,

m4-3m3+3m2-m1,0,...,0,m5-3m4+3m3-m2,0,...,0,

m6-3m5+3m4-m3,0,...,0,m7-3m6+3m5-m4,0,...,0,...}

再根据(5)、(6)、(7)、(8)可以得到

x3(n)＝{0,...,0,m1,3m1,6m1,10m1,15m1,21m1,28m1,36m1,m2+42m1,3m2+46m1,

6m2+48m1,10m2+48m1,15m2+46m1,21m2+42m1,...,36m7+28m6,...}

将输出序列y(n)进行多路分解，分解成8路低速率信号y0(n),y1(n),y2(n),y3(n),y4(n),y5(n),y6(n),y7(n)，为了观察方便，我们归纳出8倍内插cic滤波器算法的公式为：

步骤(3)、8倍内插cic滤波器并行算法的结构优化。依照公式9通过内插将倍频后的晶振时钟内插从而实现数字上变频。

通过观察式(9)，可以发现y0(n)与y5(n)，y1(n)与y4(n)，y2(n)与y3(n)的x(k-1)项系数相同，公式中系数为0的项可以直接将其去掉，系数为1的项可以省去1个乘法器，所以可以将其简化。进一步分析，假设输入序列为x(k)，简化前完成本文算法共需要24k次乘法运算和16k次加法运算，简化后只需要17k次乘法运算和14k次加法运算，节省了12.5％的加法器资源和29.2％的乘法器资源。省去不必要的计算步骤，在保证了计算速度的同时最大程度的节省fpga面积资源以及dsp资源。

简化后的8倍内插cic滤波器并行算法的结构如图2所示。根据fpga设计中面积换速度原则，虽然增加使用了乘法器，结构看似复杂，但是8路数据并行处理的方法却可以使乘法器和加法器均在原速率的1/8下运算，这有效地提高了内插滤波器的工作速度，解决了加法器无法直接工作在1000mhz下速率的问题。

进一步分析优化并行算法的结构，我们将第一路信号提取出来，如图3所示

数据x1(k)与系数42相乘，乘法器延时一个时钟周期才可以得到计算结果，如果此时直接将相乘结果用来与x(k)相加，数据会出现错位，因为x(k)仍然处于第一个时钟周期，而相乘结果已经处在第二个时钟周期，故需要将x(k)延时一个时钟周期后，再与x1(k)与系数42相乘的结果相加得到tema。同样的，如果直接将x2(k)与系数21相乘后的结果与tema相加，数据同样会出现错位，故需要将相乘结果延时一个时钟周期后，即在第三个时钟周期的时候，与tema相加即可得到y0(n)。

优化后的8路并行结构如图4。

步骤(4)、基于8倍内插cic滤波器并行算法的超声相控阵聚焦延时原理

如图5所示，晶振时钟为50mhz，经过pll倍频后，变为125mhz，时钟周期为8ns，再经过8倍内插cic滤波器并行算法后，8路125mhz信号相邻两路相差1ns，从而实现了1ns的延时精度。