校准装置的制作方法

本案是有关于一种校准装置，且特别是有关于一种用以校准记忆体的校准装置。

背景技术：

随着科技的进展，双倍数据率同步动态随机存取记忆体(doubledataratesynchronousdynamicrandomaccessmemory,ddrsdram)被广泛地应用于电子产品中。由于ddr是采用高频信号，倘若未对ddr进行校准，使ddr与外部装置阻抗匹配，则可能导致ddr输出的高频信号产生反射的状况。

技术实现要素：

本案内容的一技术态样是关于一种校准装置，是用以校准记忆体。校准装置包含输入端、第一上拉电路及第一比较器。输入端用以耦接外部电阻。第一上拉电路耦接于输入端，并用以接收电源供应电压。第一上拉电路包含多个第一上拉单元，这些第一上拉单元彼此并联。第一比较器耦接于输入端。第一比较器用以接收相应于电源供应电压的比例电压，并输出第一控制信号至该些第一上拉单元，使得该些第一上拉单元中每一者的电阻值相等于外部电阻的电阻值。

在一实施例中，第一比较器将比例电压负回授至输入端，第一上拉电路根据比例电压及第一控制信号进行调整，使得该些第一上拉单元中每一者的电阻值相等于外部电阻的电阻值。

在一实施例中，校准装置还包含第二上拉电路、第一下拉电路及第二比较器。第二上拉电路用以接收第一控制信号及电源供应电压，且第二上拉电路包含多个第二上拉单元，这些第二上拉单元彼此并联。第一下拉电路与第二上拉电路耦接于第一节点，且第一下拉电路包含至少一第一下拉单元。第二比较器用以接收相应于电源供应电压的比例电压，并提供比例电压至第一节点，且输出第二控制信号至至少第一下拉单元，使得该些第二上拉单元中每一者的电阻值相等于外部电阻的电阻值，且使第一下拉电路电阻值相等于外部电阻的电阻值。

在一实施例中，第二比较器将该比例电压负回授至第一节点，第二上拉电路根据比例电压及第一控制信号进行调整，使得该些第二上拉单元中每一者的电阻值相等于外部电阻的电阻值。

在一实施例中，第二比较器将比例电压负回授至第一节点，第一下拉电路根据比例电压及第二控制信号进行调整，使得第一下拉电路的电阻值相等于外部电阻的电阻值。

在一实施例中，至少一第一下拉单元的数量为多个，该些第一下拉单元彼此并联，其中第二比较器输出第二控制信号至该些第一下拉单元，使得该些第一下拉单元并联后的等效电阻值相等于外部电阻的电阻值。

在一实施例中，校准装置还包含第三上拉电路及第二下拉电路。第三上拉电路用以接收电源供应电压。第二下拉电路与第三上拉电路耦接于第二节点。第一比较器输出第一控制信号至第三上拉电路，使得第三上拉电路的电阻值相等于外部电阻的电阻值，其中第二比较器输出第二控制信号至第二下拉电路，使得第二下拉电路的电阻值相等于外部电阻的电阻值。

在一实施例中，第二节点的电压为相应于电源供应电压的比例电压。

在一实施例中，第二下拉电路包含多个第二下拉单元，该些第二下拉单元彼此并联，其中第二比较器输出第二控制信号至该些第二下拉单元，使得该些第二下拉单元并联后的等效电阻值相等于外部电阻的电阻值。

在一实施例中，比例电压为电源供应电压的10％～90％。

因此，根据本案的技术内容，本案实施例提供一种校准装置，通过校准装置对记忆体进行校准，以使记忆体与外部装置阻抗匹配，借以改善记忆体输出的高频信号产生反射的状况。此外，相较于一般采用数字控制的电路，需要一段时间就输出校准信号(例如几秒输出一次校准信号)以对记忆体进行校准，本案采用模拟式的电路来校准上拉单元及下拉单元的电阻，因此，本案得以持续且即时地进行校准。再者，相较于一般采用数字控制的电路具有量化误差(quantizationerror)，本案采用模拟式的电路来进行校准则不会有量化误差的问题。

附图说明

为让本揭露的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：

图1是依照本揭露一实施例绘示一种校准装置的示意图；

图2是依照本揭露一实施例绘示一种如图1所示的校准装置的上拉电路示意图；

图3是依照本揭露一实施例绘示一种如图1所示的校准装置的下拉电路示意图。

根据惯常的操作方式，图中各种特征与元件并未依比例绘制，其绘制方式是为了以最佳的方式呈现与本揭露相关的具体特征与元件。此外，在不同附图间，以相同或相似的元件符号来指称相似的元件/部件。

具体实施方式

为了使本揭示内容的叙述更加详尽与完备，下文针对了本案的实施态样与具体实施例提出了说明性的描述；但这并非实施或运用本案具体实施例的唯一形式。实施方式中涵盖了多个具体实施例的特征以及用以建构与操作这些具体实施例的方法步骤与其顺序。然而，亦可利用其他具体实施例来达成相同或均等的功能与步骤顺序。

除非本说明书另有定义，此处所用的科学与技术词汇的含义与本案所属技术领域中具有通常知识者所理解与惯用的意义相同。此外，在不和上下文冲突的情形下，本说明书所用的单数名词涵盖该名词的复数型；而所用的复数名词时亦涵盖该名词的单数型。

图1是依照本揭露一实施例绘示一种校准装置100的示意图。校准装置100是用以对记忆体(图中未示)进行校准。此校准装置100包含输入端in、第一上拉电路110及第一比较器120。

如图所示，输入端in用以耦接外部电阻ro。第一上拉电路110耦接于输入端in，并用以接收电源供应电压vddq。第一上拉电路110包含多个第一上拉单元111、113、115、117，这些第一上拉单元111、113、115、117彼此并联。在一实施例中，第一上拉单元111、113、115、117彼此并联的结构可参阅图2。

请继续参阅图1，第一比较器120的一输入端耦接于输入端in，第一比较器120的另一输入端用以接收相应于电源供应电压vddq的比例电压n*vddq，并由第一比较器120的输出端提供第一控制信号sp至第一上拉电路110的第一上拉单元111、113、115、117，使得第一上拉单元111、113、115、117中每一者的电阻值相等于外部电阻ro的电阻值。

举例而言，校准装置100可设置于记忆体中(onchip)，外部电阻ro可为一精确的校准电阻。当进行记忆体校准时，将外部电阻ro耦接于校准装置100的输入端in。此时，由于第一比较器120负回授连接的虚短路的特性，第一比较器120所接收的比例电压n*vddq会传送至输入端in，使输入端in的电压值处于n*vddq。此外，第一比较器120输出第一控制信号sp至第一上拉电路110，第一上拉电路110根据比例电压n*vddq及第一控制信号sp进行调整，使得第一上拉电路110的第一上拉单元111、113、115、117中每一者的电阻值相等于外部电阻ro的电阻值。

假设外部电阻ro的值为240欧姆(ω)，且比例电压为0.8vddq，当外部电阻ro耦接于输入端in时，第一比较器120将比例电压0.8vddq负回授至输入端in，使输入端in的电压值处于0.8vddq。此时，第一上拉电路110根据电源供应电压vddq、比例电压0.8vddq及第一控制信号sp进行调整，使得第一上拉电路110的第一上拉单元111、第一上拉单元113、第一上拉单元115及第一上拉单元117的电阻值皆为240欧姆，因此，第一上拉单元111、113、115、117中每一者的电阻值相等于外部电阻的电阻值240欧姆。然而，本案不以图1所示的实施例为限，其仅用以例示性地绘示本案的实现方式之一。在不脱离本案的精神的状况下，当可使用其余适合的外部电阻及适合的比例电压来实施本案，举例而言，比例电压可为电源供应电压的10％～90％，端视实际需求而定。

在一实施例中，第一上拉单元111可以图中左下角的电路111来加以实现。第一上拉单元111可包含晶体管t11、t12以及电阻r11，晶体管t11、t12彼此串联，电阻r11并联于晶体管t11。晶体管t11用以接收第一控制信号sp以调整第一上拉单元111的电阻值。

请继续参阅图1，校准装置100还包含第二上拉电路130、第一下拉电路140及第二比较器150。第二上拉电路130用以接收第一控制信号sp及电源供应电压vddq，且第二上拉电路130包含多个第二上拉单元131、133、135、137，这些第二上拉单元131、133、135、137彼此并联。第二上拉电路130与第一下拉电路140耦接于第一节点n1，且第一下拉电路140包含至少第一下拉单元141。第二比较器150的第一端用以接收相应于电源供应电压vddq的比例电压n*vddq，第二比较器150采负回授连接，使其第二端提供比例电压n*vddq至第一节点n1，且第二比较器150输出第二控制信号sn到至少第一下拉单元141，使得第二上拉单元131、133、135、137中每一者的电阻值相等于至少第一下拉单元141的电阻值。在一实施例中，至少第一下拉单元141的电阻值等于外部电阻ro的电阻值。

举例而言，当进行记忆体校准而将外部电阻ro耦接于校准装置100的输入端in时，如前所述，第一比较器120会产生第一控制信号sp并传送到第二上拉电路130。此外，由于第二比较器150虚短路的特性，第二比较器150所接收的比例电压n*vddq会传送至第一节点n1，使第一节点n1的电压值处于n*vddq，第二上拉电路130根据比例电压n*vddq及第一控制信号sp进行调整，使得第二上拉单元131、133、135、137中每一者的电阻值相等于外部电阻ro的电阻值。此外，第二比较器150输出第二控制信号sn到第一下拉电路140，第一下拉电路140根据比例电压n*vddq及第二控制信号sn进行调整，使得第一下拉电路140的至少第一下拉单元141的电阻值相等于外部电阻ro的电阻值。

假设外部电阻ro的值为250欧姆(ω)，比例电压为0.8vddq，当外部电阻ro耦接于输入端in时，第二比较器150将比例电压0.8vddq负回授至第一节点n1，使第一节点n1的电压值处于0.8vddq。此时，第二上拉电路130根据电源供应电压vddq、比例电压0.8vddq及第一控制信号sp进行调整，使得第二上拉电路130的第二上拉单元131、第二上拉单元133、第二上拉单元135及第二上拉单元137的电阻值皆为240欧姆，因此，第二上拉单元131、133、135、137中每一者的电阻值相等于外部电阻的电阻值240欧姆。此外，第一下拉电路140根据比例电压0.8vddq及第二控制信号sn进行调整，使得第一下拉电路140的至少一第一下拉单元141的电阻值为240欧姆，相等于外部电阻的电阻值240欧姆。

在一实施例中，第一下拉单元141可以图中右下角的电路141来加以实现。第一下拉单元141可包含晶体管t41、t42以及电阻r41，晶体管t41、t42彼此串联，电阻r41并联于晶体管t41。晶体管t41用以接收第二控制信号sn以调整第一下拉单元141的电阻值。

图3是依照本揭露一实施例绘示一种如图1所示的校准装置100的下拉电路140示意图。如图所示，第一下拉单元141的数量可为多个，这些第一下拉单元141、143、145、147彼此并联。第二比较器150输出第二控制信号sn至第一下拉单元141、143、145、147，使得第一下拉单元141、143、145、147并联后的等效电阻相等于外部电阻ro的电阻值。

请参阅图1，在一实施例中，校准装置100还包含第三上拉电路160及第二下拉电路170。第三上拉电路160用以接收电源供应电压vddq。第二下拉电路170与第三上拉电路160耦接于第二节点n2。第一比较器120输出第一控制信号sp至第三上拉电路160，使得第三上拉电路160的电阻值相等于第二上拉电路130的电阻值。第二比较器150输出第二控制信号sn到第二下拉电路170，使得第二下拉电路170的电阻值相等于外部电阻ro的电阻值。

在一实施例中，由于第三上拉电路160及第二下拉电路170皆处在相同于前述上拉电路110、130及下拉电路140的偏压状态，因此，第二节点n2的电压为相应于电源供应电压vddq的比例电压n*vddq。在一实施例中，比例电压为0.8vddq。

请一并参阅图1及图3，第二下拉电路170亦可如图3所示包含多个第二下拉单元，这些第二下拉单元彼此并联。第二比较器150输出第二控制信号sn至第二下拉电路170的第二下拉单元，使得第二下拉电路170的第二下拉单元并联后的等效电阻相等于外部电阻ro的电阻值。

由上述本案实施方式可知，应用本案具有下列优点。本案实施例提供一种校准装置，通过校准装置对记忆体进行校准，以使记忆体与外部装置阻抗匹配，借以改善记忆体输出的高频信号产生反射的状况。此外，相较于一般采用数字控制的电路，需要一段时间就输出校准信号(例如几秒输出一次校准信号)以对记忆体进行校准，本案采用模拟式的电路来校准上拉单元及下拉单元的电阻，因此，本案得以持续且即时地进行校准。再者，相较于一般采用数字控制的电路具有量化误差(quantizationerror)，本案采用模拟式的电路来进行校准则不会有量化误差的问题。

虽然上文实施方式中揭露了本案的具体实施例，然其并非用以限定本案，本案所属技术领域中具有通常知识者，在不悖离本案的原理与精神的情形下，当可对其进行各种更动与修饰，因此本案的保护范围当以附随权利要求书所界定的范围为准。