高速并行采集系统时钟同步装置的制造方法
【技术领域】
[0001] 本发明涉及数据采集领域，更具体地涉及一种高速并行采集系统时钟同步装置及 方法。
【背景技术】
[0002] 雷达的高分辨能力、抗干扰能力与雷达信号带宽紧密相关，例如，为了提高测距精 度和距离分辨力，对目标进行成像识别，要求雷达发射的信号具有大的带宽、时宽乘积，即 宽脉冲内附加宽带调频信号，以扩展信号频带提高雷达总体性能，这涉及到大带宽信号采 集技术。
[0003] 目前对带宽超过GHz以上的信号无法直接进行有效的A/D转换，为了实现雷达系 统和其他宽带系统的正常工作，采用多通道并行工作是大带宽信号采集系统的主要技术手 段。而在两路以上的数据采集系统中，都需要对多路子系统做严格的逻辑控制和时序匹配， 也就是要解决路间的同步问题。当同一信号同相加载到不同采集通道后，确保两组采集数 序列第一点在信号波形上反映出的时间差为零。这是一项非常重要的基本指标，在对时序、 相位等要求特别严格的波形采集过程中，不同通道间的同步工作是后续所有数据处理的基 础。
[0004] 在同步数据采集系统中，采样与触发能否达到同步是准确采样到信号点的关键。 A/D转换器件的工作，主要是由外部基准时钟和采样触发时钟决定其转换时间和采样时刻。 在高达2GHz的采样率的情况下，采样间隔仅有500ps，即使两路ADC的采样时刻有ps级的 误差，引起的不同步也是相当可观的。两路ADC采样时刻的误差、与两路ADC采样数据的 相位误差Pd有如下关系：
[0005] Pd= 2 π XfclkXtd,
[0006] 其中，fclk为采样频率。
[0007] 针对通道间的同步误差，现有技术往往在数字域进行解决，或者对采样时钟和触 发信号进行处理，结合锁相环路并通过电路优化设计等手段，实现多路A/D的同步。虽然现 有方法在A/D器件采样率较低的情况下是适用的，但是一旦涉及高速A/D，例如在合成孔径 雷达中接收通道中频采样率在2GHz以上，此时电路对信号抖动非常敏感，每次上电或复位 时ps级的误差即可能带来通道间的不同步，这种情况下上述方法很难保证多组数据的多 个采集通道间延迟时间差基本为〇或保持恒定状态，也就难以从根本上解决同步问题。
【发明内容】
[0008] 为了解决多路数据采集系统的同步性问题，本发明的目的在于提供一种高速并行 采集系统时钟同步装置及方法。作为优选，本发明的同步装置及方法具有低抖动、低时偏的 特性，通过配置外围电路，大幅压缩触发初始时刻的不稳定时间，有效克服A/D采样起始位 置时钟抖动带来的误差影响，使得多路数据采集单元的时钟完全工作在同步状态。
[0009] 具体地，作为本发明的一个方面，本发明提供了一种高速并行采集系统时钟同步 装置，所述高速并行采集系统时钟同步装置通过配置信号调理单元，设置时钟输入幅度范 围，在开关单元导通前，把信号幅度提高到足以让后级放大器饱和的程度，使得触发初始时 刻的时钟信号在各通道内得到一致的识别，实现多路数据采集系统的同步。
[0010] 作为优选，本发明提供了一种高速并行采集系统时钟同步装置，包括：
[0011] 一信号调理单元，用于调节输入的时钟信号的幅度，在开关单元控制信号来临之 前把所述时钟信号的幅度提高至使后级的放大单元饱和的程度；
[0012] -开关单元，用于控制来自信号调理单元的时钟信号的通断，进而控制A/D单元 电路采样的起始和截止时刻；
[0013] -放大单元，一方面用于在所述开关单元控制接通时把来自所述开关单元的所述 时钟信号的幅度输出到合适的电平，并饱和工作，提高开关电路上升沿/下降沿的陡峭度， 另一方面，用于把所述时钟信号从单端信号转换为差分信号，满足A/D差分采样时钟的要 求。
[0014] 作为本发明的另一个方面，本发明提供了一种高速并行采集系统时钟同步方法， 包括以下步骤：
[0015] 配置信号调理单元，设置时钟输入幅度范围，在开关单元导通前，把信号幅度提高 到足以让后级放大器饱和的程度，使得触发初始时刻的时钟信号在各通道内得到一致的识 另Ij，从而实现多路数据采集系统的同步。
[0016] 作为优选，本发明提供了一种高速并行采集系统时钟同步方法，包括以下步骤：
[0017] 调节输入到信号调理单元的时钟信号的幅度，在开关单元控制信号来临之前把所 述时钟信号的幅度提高至使后级的放大单元饱和的程度；
[0018] 控制来自信号调理单元的时钟信号的通断，进而控制A/D单元电路采样的起始和 截止时刻；
[0019] 在所述开关单元控制接通时把来自所述开关单元的所述时钟信号的幅度输出到 合适的电平，并饱和工作，提高开关电路上升沿/下降沿的陡峭度；
[0020] 把所述时钟信号从单端信号转换为差分信号，满足A/D差分采样时钟的要求。
[0021] 基于上述技术方案可知，本发明的同步装置和方法具有如下有益效果：利用本发 明的同步装置可以把信号采集系统的同步性只集中在射频开关的通断上，再通过配置外围 电路，将开关通断瞬间的过渡时间（即开关的上升沿和下降沿）大幅压缩，消除A/D采样起 始位置时钟抖动带来的误差影响，使得时钟信号幅度在各通道内得到一致的识别，实现多 通道A/D单元的同步工作，具有良好的稳定性和可靠性，可以从根本上解决多通道高速A/D 采样的同步性问题；此外，利用射频电路极低的相位噪声特性，完成高速时钟信号从单端到 差分的低噪声转换；并且，电路中的放大单元一方面把时钟信号放大至合适的电平，另一方 面利用其差分放大功能，实现了时钟信号从单端到差分的转换，一举两得，在提高器件的利 用效率的同时有效减小了体积，利于电路的小型化实现。
【附图说明】
[0022] 图1是本发明的高速并行采集系统时钟同步装置的结构原理图；
[0023] 图2是本发明的高速并行采集系统时钟同步装置的电路图；
[0024] 图3是作为本发明一实施例的高速并行采集系统时钟同步装置的实物照片（外形 尺寸：5 Imm X 36mm);
[0025] 图4是作为本发明实施例的2GHz时钟信号的系列波形图，其中图4(a)为2GHz时 钟信号只经过开关单元后的波形图；图4(b)为该信号经过本发明同步装置后的波形图；图 4(c)为矢网测试的本发明同步装置输出端的幅度、相位关系图。
【具体实施方式】
[0026] 为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照 附图，对本发明作进一步的详细说明。
[0027] 本发明公开了一种高速并行采集系统时钟同步装置，其具体原理是：通过配置外 围电路，大幅压缩触发初始时刻的不稳定时间，即通过配置信号调理单元，设置时钟输入幅 度范围，在开关单元导通前，把信号幅度提高到足以让后级放大器饱和的程度，从而通过放 大器的饱和态提高了开关上升沿的陡峭度，减少了触发瞬间临界幅度的周期数，使得触发 初始时刻的时钟信号在各通道内得到一致的识别，有效克服A/D采样起始位置时钟抖动带 来的误差影响，使得多路数据采集单元的时钟完全工作在同步状态，实现了多路数据采集 系统的同步，从而使本发明的同步装置和方法具有低抖动、低时偏的特性。
[0028] 具体地，本发明公开的高速并行采集系统时钟同步装置，主要包括：
[0029] -两路功分网络，用以把系统时钟信号等分成两路输出，一路给信号调理单元作 为A/D单元的采样时钟，另一路给A/D板上FPGA输入端的时钟管理芯片，作为FPGA的工作 时钟（需要时）；
[0030] -信号调理单元，用于调节由两路功分网络输入的高速时钟信号的幅度，在开关 单元控制信号来临之前把该时钟信号的幅度提高至使后级的放大单元饱和的程度；
[0031] -开关单元，用于控制来自信号调理单元的时钟信号的通断，进而控制A/D单元 电路采样的起始和截止时刻；
[0032] -放大单元，一方面用于把前述时钟信号的幅度输出到合适的电平，并饱和工作， 提高开关电路上升沿/下降沿的陡峭度，另一方面，把该时钟信号从单端信号转换为差分 信号，满足A/D差分采样时钟的要求。
[0033] 两多路功分网络，用于把放大单元输出的差分时钟信号分成等幅同相、完全一致 的多路输出信号，满足后级多通道数据采集系统的使用要求，两个多路功分网络幅相特性 完全一致；
[0034] -供电及控制单元，用于提供上述各单元电路所需的电源和控制信号。
[0035] 其中，放大单元的输入信号由前级的开关单元控制，其输出幅度满足后续多通道 A/D单元采样时钟的功率电平要求，输出相位满足两路相差180°的差分相位要求。
[0036] 其中，两个多路功分网络完成前述时钟信号的功率分配功能，多个输出端需满足 幅度、相位完全一致，相