信号Iintl、Iint2、Iint3和Iint4取得逻辑值1。
[0065] 当然有可能对于第一信号和/或对于第二信号使用相反的逻辑(从而使得逻辑数 值〇将是电流高于阈值的结果)。在本发明的另一个示例性实施例中，中间电流阈值I_int 可以是可修改的，短路电流阈值I_〇c也可以是可修改的。由于两个阈值I_int和I_oc相 关联，因此为了简化对于这样的系统的使用，优选地是对于其中一个（中间电流阈值）的选 择导致对于另一个(短路电流阈值）的自动选择。对于电流阈值的选择来自"应用"层21， 并且所述信息经由"控制"层22被中继到"命令"层23, "命令"层23例如在初始化或复位 阶段中对"硬件"层24进行配置。
[0066] 通信装置3可以包括串行总线，例如SPI (串行外围接口）总线。作为一种变型， 他们例如可以包括I2C类型的串行接口。
[0067] 如果MOS功率晶体管中的电流在参考时间窗口期间未达到中间电流阈值，则逻辑 和控制单元2置位关于未检测到的信息和有效性位。如果在相同的测量的随后部分中在该 晶体管中超出短路电流阈值I_〇c，则改变诊断并且矛盾计数器err_count计及该事件。在 晶体管中的电流超出阈值I_〇c的所有情况中，可以存在逻辑和控制单元2立即停止激活晶 体管的规定，以避免其受到破坏。
[0068] 对于实施在"应用"层21中的控制策略和响应策略的描述将落在本描述的范围之 外。本发明实际上涉及对于有效性位的管理，该有效性位与关于在"硬件"层24内不存在 异常的信息相关联。其旨在以优化的方式提供有效性位的生成，从而即使在H桥的控制频 率例如高达IOkHz时也可以在异常计数器的数值的管理中计及该有效性位。
[0069] 所述器件还包括寄存器集合4,其存储对应于时间窗口（被称作参考时间窗口）的 持续时间的数值1'_虹&81，以及辅助时间窗口的持续时间T_diag2,后面将对此进行进一步 讨论。举例来说，这些持续时间可以被表达为时钟信号CLK的一定数目的周期。在一个实 施例中，中间时间窗口 T_diagl具有可修改的持续时间，来自寄存器集合4的相应寄存器可 以为此目的例如经由通信总线3在逻辑和控制单元2的控制下被编程。这允许将所述器件 的操作适配于应用的具体需要。周期T_diag2可以是固定的。但是在一个实施例中，周期 T_diag2是可修改的，正如前面对于周期T_diagl所指示的那样。
[0070] 在一些实施例中，电流比较器和寄存器4可以被形成在与H桥相同的半导体材料 芯片上，例如在ASIC电路中。
[0071] 此外，现在将参照图6a、6b、6c、6d、6e和6f详细描述所述器件的操作。假设在允 许测量在各个晶体管中流动的电流的配置中经由信号S1-S4来控制H桥。
[0072] 对于每一个晶体管，根据可能出现的各种情况由图6a到6f图示对于诊断的管理。
[0073] -般来说，由于电流流经电感性负载，因此电流的变化并且更具体来说是电流的 上升相对缓慢地发生。电感性负载在晶体管开始导通时充当电流源，其通过所讨论的晶体 管或者通过其他路径(从接地或电池进行，通过结构二极管）吸收其电流。因此，在电动机 1的控制期间，对于加入电流路径中的晶体管，流经该晶体管的电流非常快速地达到与对应 于中间时间窗口 Tdiagl结束的电流数值接近的数值。
[0074] 在正常操作期间，预期该电流数值会远低于中间数值I_int。另一方面，在永久 性短路的情况期间，通过短路所涉及的晶体管的电流存在急剧上升超过大得多的幅度。除 非电池电压低并且存在相对非常电阻性的短路，否则该电流在晶体管的整个激活持续时间 期间都会增大。如果这一持续时间足够长，例如30μ 8,则将达到短路阈值。因此，随着短 路检测在更短的时间内发生，例如15 μ S，在从所讨论的晶体管的激活开始计数的被称作 Tdiagl的这一时间结束时进行所述比较。因此主要的想法是区分电流在Tdiagl结束时低 于I_int的情况与其他情况(其中一些情况是短路情况)。
[0075] 周期Tdiagl结束时电流大于I_int的一些情况需要附加的时间来识别短路，这是 使用可以延长Tdiagl的另一个周期Tdiag2的原因。这些情况并不常见。但是他们仍然是 后面关于图6c到6f的描述的主题。
[0076] 在图6a中示出了不具有短路的两种正常情况。对于其中一种情况，即情况A，晶 体管不加入续流过程，因此当其被激活时，电感性负载中的电流保持实际上恒定，同时晶体 管中的电流开关在几毫秒内（例如3毫秒）逐渐发生。对于另一种情况(用虚线示出的情况 B)，晶体管在续流期间被激活，并且不会见到通过该晶体管的任何突发的瞬态电流。在所述 两种情况中，在时间tl处，换句话说当周期Tdiagl已过去时，电流所达到的数值Il低于数 值I_int。这允许记录不存在短路并且将有效性位置位到1。逻辑和控制单元2根据这一 原理针对所述四个晶体管当中的每一个建立诊断。
[0077] 在图6b中示出了短路的情况。在周期Tdiagl到期之前，电流快速增大并且在时 间t2处达到阈值I_oc。在时间tl处，当电流达到阈值I_int时，对于周期Tdiag2的计数 开始，但是在本例中无用。逻辑和控制单元2针对所讨论的晶体管记录存在短路并且将有 效性位置位到1。
[0078] 在图6c中示出了相对电阻性短路的情况。这一短路将不会被未使用本发明的传 统电路检测到。这是预期判定在理想情况下应当是相同(换句话说未检测到)的原因。电流 快速增大从而在时间tl处达到阈值I_int，同时周期Tdiagl尚未到期。在这一阶段不可能 预测将会越过阈值I_〇c。从时间tl开始，补充周期Tdiag2开始，并且在稍后的时间t2处 到期。在时间t2处，电流达到小于I_oc的数值12。作为结果，逻辑和控制单元2针对所讨 论的晶体管记录不存在短路并且将有效性位置位到1。
[0079] 在图6d中示出了相对电阻性短路的情况。电流在相对较长的一段时间之后达到 短路阈值。在周期Tdiagl期间，电流不会达到阈值I_oc而是在时间tl处达到阈值I_int。 在时间tl处不可能预见到是否将达到阈值I_oc。在时间tl处开始对补充周期Tdiag2的 计数。在周期Tdiag2到期之前，电流在时间t3处达到阈值I_oc。在该时间t3处，逻辑和 控制单元2针对所讨论的晶体管记录检测到短路并且将有效性位置位到1。
[0080] 在图6e中示出了相对电阻性短路的情况。这一短路将不会被未使用本发明的传 统电路检测到。这是预期判定在理想情况下应当相同的原因，即对于未检测到的判定。在 时间tl处，电流达到阈值I_int，并且作为结果，补充周期Tdiag2的计数开始。但是发现这 一计数是无意义的，因为其在Tdiagl结束(在时间t2处发生）之前到期。在所示出的情况 中，电流在时间t2处达到低于阈值I_oc的数值12。逻辑和控制单元2针对所讨论的晶体 管记录不存在短路并且将有效性位置位到1。
[0081] 在图6f中示出了相对电阻性短路的情况。电流在相对较长的一段时间之后达到 短路阈值。在周期Tdiagl的计数期间，电流在时间tl处达到阈值I_int。在时间tl处不 可能预见到在测量结束之前是否将达到阈值I_〇c。补充周期Tdiag2的计数在时间tl处 开始。发现这一计数是无意义的，因为Tdiag2的到期在周期Tdiagl的计数到期之前发生。 在所示出的情况中，电流在周期Tdiagl到期之前达到阈值I_oc。逻辑和控制单元2针对所 讨论的晶体管记录存在短路并且将有效性位置位到1。
[0082] 后面详细说明根据本发明的一些实施例的方法和器件的针对其实现方式的操作 原理。
[0083] 对于每一个晶体管，在从续流配置到激活配置（反之亦然）的配置转变之后，周期 Tdiagl的计数开始。如果电流在这一计数到期之前没有达到阈值I_int，则有效性位被置 位到1，并且这被认为不存在短路。当新的转变发生时，所述序列可以在操作期间被打断。
[0084] 如果电流在Tdiagl到期之前达到阈值I_int，则激活时间周期Tdiag2的计数。如 果电流在Tdiagl或Tdiag2到期之前达到阈值I_oc，则有效性位被置位到1并且该短路被 计及。在相反的情况下，如果在Tdiagl到期时或者在Tdiag2到期时尚未达到阈值I_oc，则 有效性位被置位到1，并且这认为不存在短路。在Tdiagl和Tdiag2到期之后，当没有检测 到短路时，新