二次雷达数字化询问编码实现方法
【技术领域】
[0001] 本发明涉及雷达(包括二次雷达的询问机与应答机)通信技术领域，尤其涉及一种 基于FPGA+PowerPC架构的新型的二次雷达数字化编码实现方法。
【背景技术】
[0002] 随着航空事业的发展，空中流量的增加使空中交通管理系统的作用显得非常重 要。空管人员利用雷达为已被识别的航空器提供管制服务，可以从雷达屏幕上看到飞机的 信息参数。在航管体系中，常规模式及S模式技术用于监视功能，建立在独立编址，选择询问 的基础之上，信息交换是通过将上行询问内容和下行应答内容进行脉冲编码实现。编码器 是整个雷达的中心，用于产生整机同步信号和询问信号。因此，具有高优良性能询问机编码 器脉冲编码信号处理技术至关重要。同时对雷达信号处理的实时性提出了严格的要求，在 微秒级的时间内完成对应答信号的处理，完成目标识别，给出目标飞行器的信息参数;同时 在设备体积、功耗方面的严格要求使信号处理设备必须向小型化、智能化、可编程的趋势发 展，又要求信号处理系统具有高可靠性和系统升级的需要。针对上述发展需求，国内外二次 雷达领域的专家进行了系统的理论研究，为编码的关键技术当前面临的难题提出了多种解 决办法，主要集中在编码的实时性以及编码的可扩展性等方面，这些研究极大的推动了二 次雷达编码器的相关技术发展，但是这些文献涉及的理论应用于工程实践的成果极少。
[0003] 针对现有技术中广泛应用的雷达编码技术，有必要提供一种基于FPGA+PowerPC架 构的新型的二次雷达数字化编码实现方法，并将其应用于工程实践。
【发明内容】
[0004] 为了克服现有技术的缺点，本发明提供了一种二次雷达数字化询问编码实现方 法，解决了传统的二次雷达编码器设备体积大、功耗不高、实时性差且可编程性不高的问 题，使信号处理设备向小型化、智能化、可编程的趋势发展。
[0005] 本发明所采用的技术方案是：一种二次雷达数字化询问编码实现方法，包括如下 步骤：
[0006] 步骤一、构建FPGA与PowerPC之间的通讯机制；
[0007] 步骤二、梳理所需数字化内容，规划数据通讯格式；
[0008] 步骤三、依据各模式时序关系，制定数字化起始时间参照准则以及模式数字化数 据生成准则；
[0009] 步骤四、编制所有模式的数字化编码脚本文件；
[0010]步骤五、上电读取数字化编码脚本文件，并依据上电握手准则执行PowerPC与FPGA 之间的脚本数据交互，同时根据操作数据校验机制完成编码数据的校验；
[0011]步骤六、实时接收保存上位机主动发出的询问模式变更控制命令，并判断其是否 满足模式控制命令存活时间准则:如不满足，则视为无效命令予以清除，然后结束本轮数字 化编码的处理;如满足，则进入步骤七；
[0012] 步骤七、根据变更的询问模式实时产生模式控制数据，并将其写入固定10地址；
[0013] 步骤八、FPGA根据当前写入的模式控制数据选择相应模式的脚本数据，并按输出 频率将数据脚本输出，然后结束本轮数字化编码的处理。
[0014] 进一步地，步骤一所述FPGA与PowerPC之间的通讯机制内容为:在FPGA中建立两个 位宽为8、深度为2048的双口 RAM存贮器，用于交互数字化后的模式数据。其中，PowerPC负责 将其数据写入相应地址，FPGA负责将数据读取后以20MHZ倍率的采样频率输出。
[0015] 进一步地，步骤二所述数字化内容共计14个信号，分别为:M1、M2、M3/A、MC、MB&& MD 六种模式;]\11_41、]\12_41、]\0/^_41、]\?：_41、冊_41以及10_41六种模式发射门；以及1^061^ 和GTC两种增益时间控制信号。
[0016] 进一步地，步骤二所述数据通讯格式是指结合通讯机制以及数字化内容建立的一 位一信号的通讯格式，每种信号数字化后的值能且仅能占用双口 RAM-个位宽。
[0017] 进一步地，步骤三所述数字化起始时间参照准则是指:每种模式数字化起始时间 均以P3脉冲前沿前推154us时刻点为起始时间参照点。
[0018]进一步地，步骤三所述模式数字化数据生成准则是指：按照《国际民用航空附件 10》中每种询问模式的时序要求，以50ns为数字化最小单位，线性产生每种模式的编码数 据。
[0019] 进一步地，步骤五所述上电握手准则是指:PowerPC、FPGA上电启动后，两者各自先 分别读取其相应地址的数据，若该地址的数据与约定的数据不具备一致性，则立即向其本 身写数据的地址空间写入固定数，若两者任何一方读取到的数据与约定数据相同时，则立 即结束本轮上电握手操作过程。
[0020]进一步地，步骤五所述操作数据校验机制内容为:PowerPC软件利用随机函数产生 65个12位随机种子，然后将这些随机种子作为数据抽样地址，读取FPGA双口 RAM中与其相应 的数据与原数据比较，当且仅当所有抽样数据全部比对成功，方则通过操作数据校验;反之 则不通过。
[0021]进一步地，步骤六所述模式控制命令存活时间准则内容为：当前时间与控制命令 生成的时间差小于等于询问命令存活时间。
[0022]进一步地，步骤八所述输出频率是指FPGA将产生的模式数据通过离散信号的输出 速度。
[0023]与现有技术相比，本发明的积极效果是：
[0024]本发明提供了一种基于FPGA+PowerPC架构的新型的二次雷达数字化编码实现方 法，并将其应用于工程实践。本发明通过编制模式数字化编码数据脚本，实时接收模式变更 控制命令，自动调整询问编码脚本数据，动态输出数字化编码脉冲，从而达到在有效提高二 次雷达编码器硬件成本要求的前提下，提高到达实时性以及可靠性的目的。
[0025]本发明提供了一种全新的二次雷达数字化询问编码实现技术，在军事侦查、航路 监视等领域有着广泛需求。本发明的方法在不增加硬件成本的前提下，能够大大提高二次 雷达编码器的可扩展能力，在高速发展的航空业中，该方法仅需通过修改编码脚本数据，便 可以实时、便洁、准确地扩展所需询问模式。
【附图说明】
[0026]本发明将通过例子并参照附图的方式说明，其中：
[0027]图1为一种基于FPGA+PowerPC新型架构的新型的二次雷达数字化编码实现方法编 码时序规化图；
[0028]图2为一种基于FPGA+PowerPC新型架构的新型的二次雷达数字化编码实现方法编 码发射门时序规化图。
【具体实施方式】
[0029]本发明方法主要实现思想是通过FPGA与PowerPC架构，制定数字化起始时间参照 准则与数字化数据生成准则，编制模式数字化编码数据脚本，实时接收模式变更控制命令， 自动调整询问编码脚本数据，动态输出数字化编码脉冲。
[0030]本发明方法具体包括如下步骤：
[0031 ] 步骤一、构建FPGA与PowerPC之间的通讯机制：
[0032]根据FPGA与PowerPC读写速度、传输数据的大小等要求，本发明选择了以总线为传 输介质，以FPGA内双口 RAM核为数据交互枢纽，构建了可靠性高、实时性强、数据流速快的通 讯机制。在本种架构下，FPGA作为PowerPC总线上的一个普通外挂外设与其通讯，通讯地址 范围为：0χ200Π 000 ~0x200flffT。
[0033] 在FPGA中建立两个位宽为8、深度为2048的双口 RAM存贮器，用于交互数字化后的 模式数据。其中，Powe