基于fpga实现的mipi lane信号串化输出的装置的制造方法
【技术领域】
[0001]本实用新型涉及MIPI液晶模组的显示和测试领域，具体地指一种基于FPGA实现的MIPI LANE信号串化输出的装置。
【背景技术】
[0002]根据MIPI DSI和DPHY协议，MIPI信号在传输时采用串行信号方式将视频数据流通过不同LANE数据线发送给模组来显示，同时在发送串行数据信号同时，也在时钟LANE线上发送随路时钟信号给模组，以使模组能通过该时钟来解调串行的图像数据。
[0003]MIPI LANE时钟为DDR方式，即时钟的上下沿均和数据中心对齐，在模组端则采用该时钟两个边沿对所接收的串行视频数据信号进行解调。
[0004]当视频信号被转为MIPI组包数据后并分配到每个数据LANE后，则每个LANE上的组包数据被8:1的形式进行串化，即把字节数据转成串行信号。在输出时，时钟LANE和各个数据LANE的信号均为LVDS电气特性的信号传输给模组。
[0005]目前，通过FPGA实现MIPI信号的技术方案具有工作稳定、操作简便、实现容易、成本较低等特点，但由于MIPI信号被要求能运行到最高IGbps传输率、低抖动的特点，这对FPGA所输出高速信号能稳定可靠的工作提出了要求。
【发明内容】
[0006]针对现有技术的不足，本实用新型的目的是提供一种容易实现、成本较低、操作简便、工作稳定可靠性高的基于FPGA实现的MIPI LANE信号串化输出的装置。
[0007]为实现上述目的，本实用新型所设计的一种基于FPGA实现的MIPI LANE信号串化输出的装置，包括MIPI数据转换与缓存模块、BANK数据串化模块、BANK时钟串化模块、LVDS输出模块、MIPI输出模块、1串化时钟模块、相位调整模块和BANK驱动模块；
[0008]所述MIPI数据转换与缓存模块分别与BANK数据串化模块、BANK时钟串化模块和1串化时钟模块连接，所述1串化时钟模块通过相位调整模块和BANK驱动模块连接，所述BANK驱动模块通过BANK数据串化模块和BANK时钟串化模块连接，所述BANK数据串化模块和BANK时钟串化模块分别和LVDS输出模块连接，所述LVDS输出模块通过MIPI输出模块和MIPI模组连接。
[0009]进一步地，还包括分别与所述MIPI传输控制模块、BANK时钟串化模块和LVDS输出模块连接的BANK 1延迟调整模块，所述BANK 1延迟调整模块用于对输入的每个LANE的数据LANE信号和时钟LANE信号进行延时调整。
[0010]更进一步地，还包括分别与BANK 1延迟调整模块、LVDS输出模块和BANK驱动模块连接的BANK 1校准模块，所述BANK 1校准模块用于对BANK 1延迟调整模块和LVDS输出模块采样，并将采集的电气特性、延时和同步参数发送至BANK驱动模块。
[0011]本实用新型的有益效果在于:
[0012](I)本实用新型可适用于I?4LANE的MIPI模组，根据MIPI协议最高可支持IGbps传输率每LANE。且数据传输率可由上层设置。
[0013](2)本实用新型可调整各个LANE的串行信号之间的相对延时，确保其传输能同步和对齐，从而工作可靠、稳定。
[0014](3)本实用新型可对输出MIPI的电气特性如电平值、驱动强度、端接匹配、传输预加重、输出阻抗等进行调整以更能适应不同特性传输线和MIPI模组。
[0015](4)本实用新型可进行1校准以确保FPGA在不同环境、温度下均能可靠、稳定工作。
[0016](5)本实用新型可通过用FPGA芯片来实现所述功能，因设置有时钟驱动和延时调整功能，故可在FPGA不同BANK下确保输出各个LANE信号同步、降低了 FPGA使用要求。
[0017](6)本实用新型不仅工作稳定可靠、实现容易，而且实现成本较低，避免了因使用外接桥接芯片的技术方案而导致的设计、使用复杂、稳定性差、设计成本高等问题。
【附图说明】
[0018]图1为本实用新型基于FPGA实现的MIPI LANE信号串化输出的装置的框图。
[0019]图2为根据MIPI DPHY协议规定MIPI时钟信号和数据信号的传输时序图。
[0020]图中:MIPI数据转换与缓存模块I，BANK数据串化模块2，BANK时钟串化模块3，BANK 1延迟调整模块4，LVDS输出模块5，MIPI输出模块6，1串化时钟模块7，相位调整模块8，BANK驱动模块9，BANK 1校准模块10，MIPI模组11。
【具体实施方式】
[0021]以下结合附图和具体实施例对本实用新型作进一步的详细描述。
[0022]如图1所示，本实用新型所提供的一种基于FPGA实现MIPI信号串化输出的装置，包括MIPI数据转换与缓存模块1、BANK数据串化模块2、BANK时钟串化模块3、BANK 1延迟调整模块4、LVDS输出模块5、MIPI输出模块6、1串化时钟模块7、相位调整模块8、BANK驱动模块9和BANK 1校准模块10。
[0023]MIPI数据转换与缓存模块I分别与BANK数据串化模块2、BANK时钟串化模块3和1串化时钟模块7连接，1串化时钟模块7通过相位调整模块8和BANK驱动模块9连接，BANK驱动模块9通过BANK数据串化模块2和BANK时钟串化模块3连接，BANK数据串化模块2和BANK时钟串化模块3分别和BANK 1延迟调整模块4连接，BANK 1延迟调整模块4与LVDS输出模块5连接，LVDS输出模块5通过MIPI输出模块6和MIPI模组11连接，BANK 1校准模块10分别与MIPI传输控制模块2、BANK时钟串化模块3和LVDS输出模块5连接。
[0024]MIPI数据转换与缓存模块I用于从上层接收MIPI信号的数据LANE传输率并传输至1串化时钟模块7，将接收的RGB视频信号转换为MIPI组包数据并缓存；
[0025]MIPI传输控制模块2用于将MIPI组包数据转换为每个LANE的数据LANE信号；
[0026]BANK时钟串化模块3用于形成时钟LANE信号；
[0027]BANK 1延迟调整模块4用于对输入的每个LANE的数据LANE信号和时钟LANE信号进行延时调整；
[0028]LVDS输出模块5用于根据MIPI DPHY协议在HS状态下将时钟LANE信号和每个LANE的数据LANE信号分别转换为时钟LANE HS信号和每个LANE的LVDS差分信号；
[0029]MIPI输出模块6用于根据MIPI DSI协议将HS时钟和每个LANE的LVDS差分信号转换为MIPI时钟LANE信号和MIPI数据LANE信号传输至MIPI模组11显示；
[0030]1串化时钟模块7用于根据MIPI信号的数据LANE传输率产生1串化时钟；
[0031]相位调整模块8用于将1串化时钟转换为两路频率相同、相位相差90°的1串化时钟；
[0032]BANK驱动模块9用于对两路1串化时钟进行逻辑驱动和物理驱动并分别输出至MIPI传输控制模块2和BANK时钟串化模块3 ；
[0033]BANK 1校准模块10用于对BANK 1延迟调整模块4和LVDS输出模块5采样，并将采集的电气特性、延时和同步参数发送至BANK驱动模块9。
[0034]根据上述装置实现基于FPGA实现的MIPI LANE信号串化输出的方法的具体步骤包括:
[0035]I)上层设置好MIPI信号的数据LANE传输率，并通过向MIPI数据转换与缓存模块I发送上层控制信号将MIPI信号的数据LANE传输率送入1串化时钟模块7。MIPI数据转换与缓存模块I通过从上层接收的MIPI信号的数据LANE传输率产生相应的组包字节数据的逻辑工作时钟即并行时钟信号，1串化时钟模块7则将该逻辑工作时钟通过PLL去抖动和倍频来产生八倍频的1串化时钟。
[0036]2) 1串化时钟模块7将所生成的1串化时钟送入相位调整模块8进行