10端口上，通过CPLD内部逻辑控制JTAG接头输入至CPLD对应10端口的TMS信号分别传送至 串入到JTAG链的各JTAG器件的TMS管脚上;CPLD通过内部逻辑控制JTAG接头输入至CPLD对 应10端口的TCK信号分别传送至串入到JTAG链的各JTAG器件的TCK管脚上;通过CPLD内部逻 辑控制JTAG接头输入至CPLD对应10端口的TDI信号传送至串入到JTAG链的第一个JTAG器件 的TDI管脚上，并且通过CPLD内部逻辑控制JTAG链上前一个JTAG器件的TD0管脚输出的信号 传送至后一个JTAG器件的TDI管脚上，最后通过CPLD内部逻辑控制最后一个JTAG器件的TD0 管脚输出的信号通过CPLD对应10端口和数据分配器传送至JTAG接头的TD0管脚。
[0022] 优选的，所述步骤S1中控制选择开关输入至数据分配器地址信号输入端的电平信 号为低电平信号时，JTAG接头的TMS管脚、TCK管脚、TDI管脚和TD0管脚通过数据分配器分别 对应与CPLD的TMS管脚、TCK管脚、TDI管脚和TD0管脚接通;所述步骤S3中控制选择开关输入 至数据分配器地址信号输入端的电平信号为高电平信号时，JTAG接头的TMS管脚、TCK管脚、 TDI管脚和TD0管脚通过数据分配器分别对应与CPLD的10端口接通；
[0023] 或者所述步骤S1中控制选择开关输入至数据分配器地址信号输入端的电平信号 为高电平信号时，JTAG接头的TMS管脚、TCK管脚、TDI管脚和TD0管脚通过数据分配器分别对 应与CPLD的TMS管脚、TCK管脚、TDI管脚和TD0管脚接通;所述步骤S3中控制选择开关输入至 数据分配器地址信号输入端的电平信号为低电平信号时，JTAG接头的TMS管脚、TCK管脚、 TDI管脚和TD0管脚通过数据分配器分别对应与CPLD的10端口接通。
[0024] 优选的，选择开关包括N位开关，选择开关的每位开关的一端通过电阻连接直流电 源，另一端接地;选择开关其中一位开关的一端连接数据分配器的地址信号输入端，通过选 择开关输入高电平或低电平信号至数据分配器的地址信号输入端;选择开关的其他N-1位 开关的一端分别对应连接CPLD的N-1个10端口，通过选择开关输入高电平或低电平信号至 CPLD的10端口，通过N-1位开关输入至CPLD的N-1个10端口上的电平信号，控制相应的JTAG 器件串入到JTAG链上。
[0025] 更进一步的，所述选择开关的位数N为5。
[0026] 本发明相对于现有技术具有如下的优点及效果：
[0027] (1)本发明采用CPLD对单板上具有JTAG接口的芯片进行互联，不仅实现了 JTAG成 链的功能，而且可以方便地通过外部CPLD连接的选择开关对JTAG链上的不同器件进行成链 组合。与传统的使用硬件跳线电阻的方式把多芯片的JTAG 口进行菊花链连接方式相比较， 本发明具有硬件设计简单、灵活性高的优点，可大大的方便测试和生产维护的需求；同时避 免了使用传统跳线电阻的方式后还需要进行板卡复原的繁杂操作。特别是在多芯片JTAG接 口电平不一致的情况下，由于CPLD的10 Bank可以设置不同的电压接口属性，使用本发明的 实现方式可以方便地兼容不同芯片JTAG接口电平不一致的问题，使得硬件设计简单，并且 更加实现容易。
[0028] (2)本发明外部JTAG接头通过数据分配器与CPLD的JTAG接口以及10端口连接，通 过CPLD的JTAG接口连接的外部JTAG接头可以实现程序的单独下载操作，方便CPLD各种使用 需求。
【附图说明】
[0029] 图1是传统的板级多芯片JTAG链互联的结构电路图。
[0030] 图2是本发明板级多芯片JTAG链互联的结构电路图。
[0031]图3是本发明板级多芯片JTAG链互联的结构中数据分配器的电路原理图。
[0032]图4是JTAG器件为4个时本发明板级多芯片JTAG链互联的结构电路图。
【具体实施方式】
[0033]下面结合实施例及附图对本发明作进一步详细的描述，但本发明的实施方式不限 于此。
[0034] 实施例
[0035]如图2和4所示，本实施例公开了一种板级多芯片JTAG链互联的结构，包括JTAG接 头和一个以上JTAG器件、CPLD、数据分配器和选择开关;CPLD上有JTAG接口，CPLD的JTAG接 口包括TMS管脚、TCK管脚、TDI管脚和TD0管脚。
[0036] JTAG器件的TMS管脚、TCK管脚、TDI管脚和TD0管脚分别连接CPLD的10端口。
[0037]本实施例JTAG接头的TMS管脚、TCK管脚、TDI管脚和TD0管脚分别对应连接数据分 配器的数据输入端;其中JTAG接头的TMS管脚连接的数据分配器数据输入端对应两个数据 输出端分别对应连接CPLD的10端口和TMS管脚，JTAG接头的TCK管脚连接的数据分配器数据 输入端对应两个数据输出端分别对应连接CPLD的10端口和TCK管脚;JTAG接头的TDI管脚连 接的数据分配器数据输入端对应两个数据输出端分别对应连接CPLD的10端口和TDI管脚； JTAG接头的TD0管脚连接的数据分配器数据输入端对应两个数据输出端分别对应连接CPLD 件的10端口和TD0管脚。
[0038]本实施例中数据分配器的地址信号输入端和CPLD的10端口分别连接有选择开关； 通过选择开关选择数据分配器输入端口对应的输出端口以及CPLD的10端口输入的电平信 号。
[0039]本实施例中数据分配器为多路分配器，包括四个数据输入端，分别为第一数据输 入端、第二数据输入端、第三数据输入端和第四数据输入端，其中每个数据输入端对应两个 数据输出端;JTAG接头的TMS管脚、TCK管脚、TDI管脚和TD0管脚分别对应连接数据分配器的 第一数据输入端、第二数据输入端、第三数据输入端和第四数据输入端;第一数据输入端对 应的两个数据输出端分别对应连接CPLD的10端口和TMS管脚;第二数据输入端对应的两个 数据输出端分别对应连接CPLD的10端口和TCK管脚;第三数据输入端对应的两个数据输出 端分别对应连接CPLD的10端口和TDI管脚;第四数据输入端对应的两个数据输出端分别对 应连接CPLD的10端口和TD0管脚。本实施例中使用的数据分配器为74CBTLV3257芯片；其中 74CBTLV3257芯片的1A管脚、2A管脚、3A管脚和4A管脚分别对应为数据分配器的第一数据输 入端、第二数据输入端、第三数据输入端和第四数据输入端，即分别与JTAG接头的TMS管脚、 TCK管脚、TDI管脚和TD0管脚对应连接;如图3所示，74CBTLV3257芯片的1B1管脚和1B2管脚 为1A管脚对应的两个数据输出端，分别对应连接CPLD的10端口和TMS管脚;74CBTLV3257芯 片的2B1管脚和2B2管脚为2A管脚对应的两个数据输出端，分别对应连接CPLD的10端口和 TCK管脚;74CBTLV3257芯片的3B1管脚和3B2管脚为3A管脚对应的两个数据输出端，分别对 应连接CPLD的10端口和TD0管脚;74CBTLV3257芯片的4B1管脚和4B2管脚为4A管脚对应的两 个数据输出端，分别对应连接CPLD的10端口和TD0管脚;74CBTLV3257芯片的0E端接低电平， 74CBTLV3257芯片的S端即地址信号输入端连接选择开关，通过选择开关输入高电平或低电 平信号。当然本实施例中也可以采用4个数据分配器，每个数据分配器均为2路分配器，包括 一个数据输入端口和两个数据输出端口，每个数据分配器的地址信号输入端均连接选择开 关，通过选择开关控制每个数据分配器地址信号输入端输入的电平信号。
[0040]本实施例中选择开关为包括N位开关的拨码开关，选择开关的每位开关的一端通 过电阻连接直流电源，另一端接地;选择开关其中一位开关的一端连接数据分配器的地址 信号输入端，通过选择开关输入高电平或低电平信号至数据分配器的地址信号输入端，控 制数据分配器数据输入端对应的数据分配到相应的数据输出端上;选择开关的其他N-1位 开关的一端分别连接CPLD的N-1个10端口，通过选择开关输入高电平或低电平信号至CPLD 的对应N-1个10端口，CPLD根据选择开关输入至其10端口的电平信号控制相应JTAG器件串 入到JTAG链上。本实施例中选择开关的位数N的大小根据JTAG器件的数量进行选择。如图4 中所示，当本实施例中JTAG器件为4个时，则N选择为5,即其中1位开关的一端连接数据分配 器的地址信号输入端，其他4位开关的一端分别连接CPLD的4个10端口。
[0041 ]本实施例还公开了一种基于上述板级多芯片JTAG链互联的结构