控制，可利用单个被测频率脉冲作为校准信号，对电容积分输出电压进行直流偏置调节 化ias和幅度调Aadj ,得到松准后电压化adj二Aadj化+Ubias ,使其細足测重需求并巧大程度地 消除元器件误差产生的测量误差；
[0045] ADC采样单元8:该单元受FPGA控制单元4的控制，对电容积分后的电压信号进行采 样并转换为数字信号提供给主处理器做进一步利用，为避免采样时间过长导致积分电容缓 慢放电产生的误差，该ADC采样单元应使用高速SAR型ADC集成电路，ADC集成电路的转换位 数直接决定了本发明系统的测量分辨率；
[0046] 主处理器单元7:该单元通过对FPGA控制单元4内状态机的控制，达到对本发明系 统测量流程的控制，并通过读取FPGA控制单元4内计数器值和ADC转换数据，对校正参数进 行修正，对被测频率进行换算，然后通过卡尔曼滤波算法对测量数据进行滤波W消除参考 频率的随机抖动；
[0047] FPGA控制单元:该单元受主处理器的控制，提供时序信号W协调控制其他各单元 的工作，并实现本发明系统所需的全部逻辑电路，如计数器电路、计数口限生成电路、被测 脉冲相位差产生电路；
[0048] 所述计数器电路用于在一个计数时间窗口内，对被测脉冲Ρτ进行粗计数并记录， 供主处理器读取使用；
[0049] 所述计数口限生成电路用于生成基准脉冲周期的正整数倍宽度的计数窗口信号 Pw，供计数器作为计数口限使用，并供给相位差产生电路W产生相位差信号；
[0050] 所述被测脉冲相位差产生电路用于产生在计数窗口的起始处被测脉冲与计数窗 口脉冲边沿的时间差脉冲时，其宽度为Tpp，并将其输出给开关恒流源单元，为保证开关恒流 源单元工作在线性度良好的区间内，该脉冲应额外包含一个被测频率脉冲，WTpp = tT+i- ?ρρ,Ττ < Τρρ < 2Ττ；
[0051 ] 如图2所示，所述控制流程，包括W下步骤：
[0化2] S101、系统进行初始化操作。
[0053] S102、判断是否接收到测量请求，若未收到测量请求，则优先处理系统其它任务， 当主处理器接到测量请求后，进入校准流程S3。
[0化4] S103、执行校准子流程。
[0055] S104、向FPGA发出控制指令使其进入测量状态，由FPGA控制系统其它部件完成一 次测量流程。
[0化6] S105、主处理器读取ADC转换数据W及FPGA内计数器的计数值。
[0057] S106、通过换算将ADC转换数据及FPGA内计数器值作为观测值输入卡尔曼滤波器 中；所述换算方法为
式中Λ为单次测量所得的频率值，Tw为计数窗口的 时间宽度，η为计数窗口内对被测脉冲进行计数的结果，D为计数窗口起始时ADC所读出的数 据，〇/为计数窗口结束时ADC所读出的数据，Ν为ADC采样位数。
[005引S107、判断是否采集到足够的数据点，若数据不足，则重复执行S3至S6步骤。
[0059] S108、将卡尔曼滤波器的收敛值作为本次测量请求的测量结果进行保存，并退出 本次测量流程，等待下一次测量请求的到来。
[0060] 如图3所示，所述校准流程，包括W下步骤
[0061] S201、对校准工作进行初始化。
[0062] S202、检测被测脉冲源是否与上次校准是同一脉冲源，若被测源发生改变则直接 进入步骤S304，否则进入步骤S303。
[0063] S203、判断本次校准请求是否超出了上次校准结果的有效周期，若未超出则退出 校准流程，若上次校准结果W过期，则跳转S204。
[0064] S204、处理器向FPGA发出单周期校准指令，使FPGA生成单个被测脉冲宽度的校准 脉冲，将其作为积分脉冲提供给后续测量模块。
[0065] S205、主处理器读取ADC转换数据，通过换算向DAC发出校准数据，使单脉冲输入时 ADC转换数据尽可能接近0值。
[0066] S206、主处理器向FPGA发出双周期校准指令，使FPGA生成两个被测脉冲宽度的校 准脉冲，将其作为积分脉冲提供给后续测量模块。
[0067] S207、主处理器读取ADC转换数据，通过换算向衰减器发出校准数据，使双脉冲输 入时ADC转换数据尽可能接近ADC的最大度数。
[0068] S208、检验校准结果是否已经收敛，若还未收敛，重复执行步骤S203至S207。
[0069] S209、主处理器保存当前校准数据并将其锁定，重置校准有效周期计时器，并退出 校准流程。
【主权项】
1. 一种基于高稳定度宽基准脉冲的精密频率测量装置，其特征在于，包括时钟整形单 元、开关恒流源单元、电容充电控制单元、自校准单元、ADC采样单元、主处理器单元和FPGA 控制单元； FPGA控制单元与时钟整形单元、开关恒流源单元、主处理器单元相连接， 时钟整形单元与基准脉冲源、被测频率源直接连接， 电容充电控制单元与开关恒流源单元、自校准单元相连接， 主处理器单元与ADC采样单元、自校准单元相连接，自校准单元还与ADC采样单元相连 接。2. 根据权利要求1所述的一种基于高稳定度宽基准脉冲的精密频率测量装置，其特征 在于，开关恒流源单元:该单元受FPGA控制，将待积分的电压脉冲信号转换为电流脉冲信 号，提供给电容充电控制单元，要求该可控恒流源具有高带宽、高压摆率及高输出内阻的特 性，以满足测量精度的需求。3. 根据权利要求1所述的一种基于高稳定度宽基准脉冲的精密频率测量装置，其特征 在于，电容充电控制单元:该单元接受开关恒流源单元输出的电流脉冲，对一颗电容进行充 电，将脉冲宽度转换为电容电压Uc并输出给自校准单元，该单元输入端应具有电流单向导 通的特性，输出缓冲端应具有超高阻抗低容抗的特性，以保证电压信号在短时间内不会因 漏电流而发生变化，在单次测量结束后，应在FPGA控制单元的控制下对电容进行放电处理 以待下次测量使用； 所述积分电容应选用高质量的聚苯乙烯电容。4. 根据权利要求1所述的一种基于高稳定度宽基准脉冲的精密频率测量装置，其特征 在于，自校准单元:为避免积分电容受环境温度、长期老化及电流源老化导致积分比例发生 变化，同时为提高该系统对测量频率大范围变化的需求，该自校准单元受主处理器的控制， 可利用单个被测频率脉冲作为校准信号，对电容积分输出电压进行直流偏置调节U blas和幅 度调节A响，得到校准后电压UCad产A吨Uc+U blas，使其满足测量需求并最大程度地消除元器 件误差产生的测量误差。5. 根据权利要求1所述的一种基于高稳定度宽基准脉冲的精密频率测量装置，其特征 在于，ADC采样单元:该单元受FPGA的控制，对电容积分后的电压信号进行采样并转换为数 字信号提供给主处理器做进一步利用，为避免采样时间过长导致积分电容缓慢放电产生的 误差，该ADC采样单元应使用高速SAR型ADC集成电路，ADC集成电路的转换位数直接决定了 本发明系统的测量分辨率。6. 根据权利要求1所述的一种基于高稳定度宽基准脉冲的精密频率测量装置，其特征 在于，主处理器单元:该单元通过对FPGA内状态机的控制，达到对本发明系统测量流程的控 制，并通过读取FPGA内计数器值和ADC转换数据，对校正参数进行修正，对被测频率进行换 算，然后通过卡尔曼滤波算法对测量数据进行滤波以消除参考频率的随机抖动。7. 根据权利要求1所述的一种基于高稳定度宽基准脉冲的精密频率测量装置，其特征 在于，FPGA控制单元:该单元受主处理器的控制，提供时序信号以协调控制其他各单元的工 作，并实现本发明系统所需的全部逻辑电路，如计数器电路、计数门限生成电路、被测脉冲 相位差广生电路。8. 根据权利要求8所述的，FPGA控制单元，其特征在于，所述被测脉冲相位差产生电路 用于产生在计数窗口的起始处被测脉冲与计数窗口脉冲边沿的时间差脉冲并将其输出给 开关恒流源电路，为保证开关恒流源电路工作在线性度良好的区间内，该脉冲应额外包含 一个被测频率脉冲。
【专利摘要】本发明公开了一种基于高稳定度宽基准脉冲的精密频率测量装置，对于直接计数法产生的相位误差具有16位的测量分辨率，可达到10ps以下的测量精度，明显优于传统的测量方法，调试简单，可实现全自动测量，无需人工操作，同时对环境温度、元器件老化、电压波动等影响因素不敏感，具有优良的稳定性，与使用锁相环的方法相比，无需锁相过程，可实现即时测量，响应速度快，结构清晰，实现方法简单，方便与其他系统结合，可应用于精密仪器、传感器网络、网络授时、精确守时等诸多领域，该装置成本低，生产调试简单，有利于实际应用，对芯片工作温度和电压稳定度不敏感，能满足更高的需求。
【IPC分类】G01R23/02
【公开号】CN105629061
【申请号】CN201610162667
【发明人】王国富, 栾岳震, 叶金才, 张法全, 其他发明人请求不公开姓名
【申请人】桂林电子科技大学
【公开日】2016年6月1日
【申请日】2016年3月22日