[0048] 图6为本发明实施例中数字累加模块生成捕获判决量结构示意图；
[0049] 图7为本发明实施例中一种导航信号捕获的系统的结构示意图。
【具体实施方式】
[0050] 本发明实施例提供了一种导航信号捕获的方法，还方法包括:根据输入中频导航 信号的频率，向载波累加处理模块输入载波频率控制字，并进行载波数控振荡器NC0累加操 作，得到本地中频正弦载波、余弦载波，并通过与导航信号混频，得到I路混频数据以及Q路 混频数据;根据输入的码频控制字、码相位控制字、码片滑动控制字、码间控制字，进行NCO 累加操作，得到三支路的本地伪码同步信号组以及正弦副载波组;在所述本地伪码同步信 号组下进行码片、码周计数，得到码相位计数、码片计数和1.5码周计数;根据所述本地伪码 同步信号组以及所述正弦副载波组，对I路混频数据以及Q路混频数据做相关累加运算，得 到第一个三组累加能量值;根据所述本地伪码同步信号组，对I路混频数据以及Q路混频数 据做相关累加运算，得到第二个三组累加能量值;将所述第一个三组累加能量值与第二个 三组累加能量值相减，得到累加能量组，并将所述累加能量组作为捕获导航信息的判决量。 本发明通过E/P/L三路伪码同步信号生成方式，产生本地码组，码相关间距可通过输入的外 部控制字实时动态调整，构成捕获阵列，并且在每一次码周结束时，可进行码相位突跳、码 片突跳调整，使码相位快速对准，确保了捕获的准确度和可靠性。
[0051]下面通过附图以及具体实施例对本发明技术方案做详细的说明，应当理解，本发 明实施例以及实施例中的具体技术特征只是对本发明技术方案的说明，而不是限定，在不 冲突的情况下，本发明实施例以及实施例中的具体技术特征可以相互组合。
[0052]如图1所示为本发明实施例中一种导航信号捕获的方法的流程图，该方法包括： [0053] S101，根据输入中频导航信号的频率，向载波累加处理模块输入载波频率控制字， 并进行载波数控振荡器NC0累加操作，得到本地中频正弦载波、余弦载波，并通过与导航信 号混频，得到I路混频数据以及Q路混频数据；
[0054] S102,根据输入的码频控制字、码相位控制字、码片滑动控制字、码间控制字，进行 NC0累加操作，得到三支路的本地伪码同步信号组以及正弦副载波组；
[0055] S103,在所述本地伪码同步信号组下进行码片、码周计数，得到码相位计数、码片 计数和1.5码周计数；
[0056] S104,根据所述本地伪码同步信号组以及所述正弦副载波组，对I路混频数据以及 Q路混频数据做相关累加运算，得到第一个三组累加能量值；
[0057] S105,根据所述本地伪码同步信号组，对I路混频数据以及Q路混频数据做相关累 加运算，得到第二个三组累加能量值；
[0058] S106,将所述第一个三组累加能量值与第二个三组累加能量值相减，得到累加能 量组，并将所述累加能量组作为捕获导航信息的判决量。
[0059]具体来讲，如图2所示为Galileo E1数字相关器工作原理示意图，根据输入中频导 航信号的频率，向载波累加处理模块输入载波频率控制字，进行载波NC0(数控振荡器)累加 操作，复现本地中频正弦载波、余弦载波，并通过与导航信号混频完成导航信号的数字下变 频，得到I (同相)路混频数据、Q(正交)两路混频数据。
[0060]向预先分配好的RAM存储模块按顺序写入E1码的码值，并向E1伪生成模块输入码 频率控制字、码相位控制字、码片滑动控制字、码间距控制字等控制字，进行码NC0累加操 作，得到E/P/L(超前/即时/滞后)三个支路的本地伪码同步信号组和正弦副载波组，三路伪 码同步信号的相关间距可配置。在本地伪码同步信号组的驱动(在高脉冲来临时进行操作） 下读出RAM中相应的E1码值，得到E/P/L三路伪码信号组，同时产生清零信号。在每次码周（1 个伪码周期)结束时刻，通过输入码相位、码片调整控制字，使向前或向后实时调整若干个 伪码码片或若干个伪码半码片，使其与导航信号中的伪码迅速对准，若干个伪码码片或若 干个伪码半码片的具体数量小于1个伪码周期的码片数量。
[0061] 本地伪码同步信号产生方式如下：
[0062] (a)对"码NC0累加量"进行求取"负-正"跳变沿操作，生成即时码同步信号?_(^?_ sync；
[0063] (b)将"码NC0累加量" + "码相关距"，得到E路码NC0累加量，求取"负-正"跳变沿，生 成超前码同步信号e_chip_sync;
[0064] (c)将"码NC0累加量"一"码相关距"，得到L路码NC0累加量，求取"负-正"跳变沿， 生成滞后码同步信号l_chip_sync;
[0065] 求取"负-正"跳变沿生成P路码同步信号的过程中，在每次P支路伪码信号产生周 期的末尾时刻，将"码相位控制字""码片控制字"加入"码NC0累加量"进行码相位、码片实时 调整，同时判别"码相位控制字"是否为负值。当其为负值时，并且加入"码相位控制字"的时 刻造成"码NC0累加量"的溢出位跳变，则不产生P支路同步信号p_ Chip_Sync。
[0066] 超前、即时和滞后码同步信号的相关间距可以通过外部处理器置入不同的码间距 控制字，配置为1/2码片、1/4码片或1/8码片，从而将伪码的E-P-L相关间距相应的置为1/2 码片、1/4码片或1/8码片，三路码片码值相同，相位不同。
[0067]正弦副载波的频率与E1码的速率相同，产生方式如下：
[0068] E路正弦副载波的电平值与E路码NC0累加量的最高位的电平值保持一致；
[0069] P路正弦副载波的电平值与"码NC0累加量"的最高位的电平值保持一致；
[0070] L路正弦副载波的电平值与L路码NC0累加量的最高位的电平值保持一致；
[0071] 为获得伪码信息，在本地伪码同步信号组的驱动下进行码片、码周计数，通过外部 调整分别得到码相位计数、码片计数和1.5s码周计数。
[0072]这里需要说明是，外部调整是指通过外部输入的码周调整量进行校正，例如:本地 伪码周计数为4，但是实际电文中计数为5，可通过外部输入1的调整量对其校正。
[0073]在本地伪码同步信号组和正弦副载波组的共同驱动下，分别对I、Q两路混频数据 做相关累加运算，相关累加运算的时长为E1码的一个伪码周期，并利用I2+Q2得到E/P/L第一 个三组累加能量值。
[0074]在本地伪码同步信号组的驱动下，分别对I、Q两路混频数据做相关累加运算，相关 累加运算的时长为E1码的一个伪码周期，并利用I2+Q2得到E/P/L第二个三组累加能量值。 [0075]将第一个三组累加能量值与第二个三组累加能量值分别对应想减，得到E/P/L三 组能量值频谱峰值单一且明显高出旁瓣值、波形接近于BPSK自相关波形谱的累加量组，输 出给处理器，作为捕获判决量。
[0076]如图3所示，ASPeCT算法构造捕获判决量的原理及仿真波形。ASPeCT算法的原始构 造公式如下：
[0077] RASPeCT( ε) = {[ Iboc-boc( ε) ]2+[Qboc-boc( ε) ]2}
[0078 ] - {[ Iboc-bpsk (ε) ] 2+ [ Qboc-bpsk (ε) ]2}
[0079] 应用于本发明中，该捕获判决量RASPeCT(e)的信号分量的期望为
[0080]
[0081 ] 其中，Rbqobqc代表B0C信号的自相关函数，Rbqc-bpsk代表B0C信号与BPSK信号的互相 关函数。可以获得E1-B信号信号利用ASPeCT算法所构造的捕获判决量的波形。
[0082] 图3中El-BR·-BQC代表B0C信号的自相关函数频谱，E1-BRbqc-bpsk代表B0C信号与 BPSK信号的互相关函数频谱，El -BRASPeCT为经过ASPeCT算法处理后的信号波形频谱。
[0083]如图4所示，E1伪码生成模块产生伪码及正弦副载波的逻辑结构图，E1码NC0累加 器产生超前、即时、滞后三路码同步信号及其所对应的三路正弦副载波，三路码同步信号的 相关间距可配置，码相位、码片可调整。码同步信号驱动计数器计算码表地址，并从RAM中查 出相应的E1码值，生成超前、即时、滞后码，同时生成Z计数、码片V计数及码周cycle计数等 观测量。
[0084] 如图5所示，ZV计数器的原理及内部逻辑结构：
[0085] 在清零信号的驱动下，进行码周计数(4ms计数），计数范围0~374,记满375个码周 (1.5s)输出进位信号给"Z计数器"，该计数器可被外部置入的"Cycle计数调整字"调整;在 4ms进位信号驱动下，进行Z计数（1.5s计数），计数范围为0~403199(1星期），该计数器可被 "Z计数调整字"调整。
[0086] 如图6所示，数字累加模块生成捕获判决量的原理及内部逻辑结构：
[0087] (1)分别将1个码周期(4ms)的混频数据做B0C自相关的相关累加操作和B0C与BPSK 互相关的相关累加操作，得到I、Q自相关累加结果共6路，I、Q互相关累加结果共6路；
[0088] (