一种高精度的正负时间间隔测量方法及装置制造方法
【专利摘要】本发明提供一种高精度的正负时间间隔测量方法及装置，其中装置包括信号整形和测量闸门提取单元、同步和内插单元、时钟计数单元、存储单元、数据处理单元以及相互连接和相互通讯；所述信号整形和测量闸门提取单元，依据设置的触发电平，对输入信号进行比较整形，将被测信号转换成为ECL电平信号，通过ECL触发器提取被测信号对应的闸门信号；所述同步和内插单元，利用的计数时钟对两路闸门信号进行采样。采用上述方案，不仅可以实现多种类型的信号输入，而且可以支持较宽的输入动态范围；通道电路采用高速ECL器件来实现，通道带宽大，可以实现窄脉冲测量，最小可测脉冲宽度可达2.5ns，测量分辨率可以达到40ps。
【专利说明】一种高精度的正负时间间隔测量方法及装置
【技术领域】
[0001]本发明属于正负时间间隔测量【技术领域】，尤其涉及的是一种高精度的正负时间间隔测量方法及装置。
【背景技术】
[0002]高精度的时间间隔测量技术广泛应用于卫星导航、雷达定位、激光测距、核物理探测和时频测量等领域。美国国家科学院将其作为评估国家国防力量的重要标志之一，每年都会举办精密时间和时间间隔测量技术交流会，并将其作为国家须大力发展的科学技术之一。当前广泛应用的时间间隔测量方法有脉冲计数法、模拟内插法、延迟线内插法、游标法和时间一幅度转换法。脉冲计数法的测量精度由脉冲计数时钟决定，测量误差为±1个时钟周期，为了提高测量精度需要相应地提高计数时钟频率。以目前的成熟技术水平来说，计数时钟频率最高只能工作到2?3GHz，这样时间测量精度只能达到500ps左右，远不能满足目前大多数情况下对时间间隔测量精度的要求。模拟内插法是基于窄脉冲扩展技术来提高测量精度，脉冲展宽后会引起测量时间的增加，单次测量时间最少也需要几百纳秒以上，因此该方法不适合于对测量速度要求较高的场合。目前高精度时间间隔测量领域应用最普遍的方法为后三种，其时间间隔测量精度都可以达到几十皮秒。
[0003]延迟线可以分为抽头延迟线和差分延迟线两种，差分延迟线较抽头延迟线可以实现更高的测量精度，但消耗资源也更多。有大量研究已经将该种方法成功地在FPGA中实现，利用FPGA内部的查找表、进位链和级联链作为延迟单元，可以实现IOOps左右的测量精度。由于FPGA内部的延时单元受温度和供电电压的影响较大，它的环境适应性很差，实用过程中需要进行大量补偿和校准才能保障其测量精度，因而目前它的商用价值不太显著。游标法和时间一幅度转换法已有成功应用于商用测试仪器的先例，例如安捷伦公司研制的通用频率计53230A利用游标法实现了 20ps的时间测量分辨率，斯坦福大学研制的时间间隔测试仪SR620利用时间一幅度转换法也达到了 20ps的时间测量分辨率。为了实现高的时间测量分辨率，这两种方法对加工工艺要求较高，制作成本也较昂贵，只是在对时间间隔测量指标要求较高的场合使用较多。本发明利用通用集成器件设计了一个高精度的时间间隔测量装置，不仅取得了 40ps的时间测量分辨率，而且制作成本较低、实现门槛也不高，具有较高的实际推广价值。
[0004]时间间隔是用来描述一个事件相对于另一个事件发生时间的领先程度，用时间值来度量。当参考事件发生在先时，所得时间间隔测量值为正；反之，时间间隔测量值为负。参考事件与观察事件发生的先后顺序有时是未知的，对这种情况进行时间间隔测量时就需要用到正负时间间隔测量。目前具有正负时间间隔测量功能的仪器有很多，在实现方案上最具代表性是惠普公司的频率时间间隔分析仪HP5370，其正负时间间隔测量的实现原理框图如图1所示。假设事件I为参考事件，事件I与事件2之间关系如图2所示，其工作原理如下:由于参考事件发生在前，提取单元101输出的检测极性为正，用高电平来表示；由事件I和事件2的上升沿同步产生测量闸门，测量闸门的高脉冲对应需要测量的时间间隔值；闸门信号由时钟计数单元102进行粗测，内插单元103进行精测后，就可以得到测量闸门高脉冲的精确时间值；与检测极性值相结合就可以得到需要测量的正负时间间隔。利用上述方案HP5370实现了 200ps的时间间隔测量分辨率，时间间隔测量范围达到了一 4s?+4s。它的提取单元101采用具有知识产权的定制集成芯片来实现，内插单元103采用延迟线来实现，这两个单元也是整个方案的核心所在，具有较高的技术实现难度。
[0005]现有技术中的缺点在于:
[0006]1、采用单通道完成正负时间间隔测量时，当两事件发生时刻相距很近时，例如时间间隔小于50ps时，以目前器件的响应速度来说很难判断出那个事件领先、那个事件迟后，正负时间间隔测量时极性检测会存在一段死区，这样会降低正负时间间隔测量的准确度。
[0007]2、同缺点I的上述条件，测量闸门提取电路和窄脉冲测量电路都无法实现如此高的时间间隔测量精度。由于受器件脉冲识别能力的限制，测量闸门不可能无限小；另外窄脉冲意味着它具有较高的频率分量，这对印制板的布局和走线也将带来了不小的挑战，这些因素会限制正负时间间隔测量分辨率和测量精度的进一步提高。
[0008]3、时间测量上采用了粗测和精测相结合的实现方式，粗测单元和精测单元必须做同步处理，不然有些测量结果会引入±1个测量时钟周期的误差。当事件上升沿与时钟上升沿邻近时，由于脉冲计算单元和内插单元的响应速度不一致，内插单元103可能已经识别到最近的时钟沿，脉冲计算单元不满足建立保持时间而错过了相应的时钟沿，这样就会导致时间测量结果出现-1个时钟误差；同理下降沿会出现+1个时钟误差。
[0009]4、采用FPGA内部的查找表、进位链和级联链作为延迟线，它受供电电压和温度的影响较为显著。延迟时间会随着温度的上升而增加，假设25摄氏度时延迟时间为1，温度85摄氏度时延迟时间将会变成1.1，温度-40摄氏度时延迟时间将会变成0.9 ;延迟时间随着供电电压的波动也会发生变化，假设供电电压为3.3V时延迟时间为1，供电电压为3.5V时延迟时间将会变成0.95，供电电压为3.1V时延迟时间为1.05。可见供电电压和温度对该方法的测量精度有明显的影响，这也限制了该方法在实际工程中的应用。
[0010]因此，现有技术存在缺陷，需要改进。
【发明内容】
[0011]本发明所要解决的技术问题是针对现有技术的不足，提供一种高精度的正负时间间隔测量方法及装置。
[0012]本发明的技术方案如下:
[0013]采用上述方案:
[0014]1、采用双通道来完成正负时间间隔测量，可以实现很高的测量精度、同时不存在死区问题。
[0015]2、采用高速比较器来完成输入信号整形，可以实现多种类型的信号输入和宽输入动态范围。通道电路采用高速ECL器件来实现，通道带宽大，可以实现窄脉冲测量。
[0016]3、采用的提取电路设计简单，不仅可以实现无死区的测量闸门提取，而且可以对测量闸门进行展宽，避免不方便处理的窄脉冲。
[0017]4、采用微带线作为延迟单元，可以实现很高的时间间隔测量分辨率，且时间间隔测量分辨率受环境影响小，校准过程也很简单。
[0018]5、采用灵活的计数器配置形式，资源消耗少，可以实现很宽的正负时间间隔测量范围。
[0019]6、采用通用集成器件来实现，技术门槛要求不高，实现成本低。
【专利附图】
【附图说明】
[0020]图1为现有技术中正负时间间隔测量的实现示意图。
[0021]图2为图1中事件I与事件2工作时序示意图。
[0022]图3为本发明高精度的正负时间间隔测量装置。
[0023]图4为图3中事件I与事件2工作时序示意图。
[0024]图5为整形和提取单元实现原理框图
[0025]图6为前内插单元实现原理框图
[0026]图7为前内插单元工作时序示意图
[0027]图8为时钟计数单元实现原理框图
【具体实施方式】
[0028]以下结合附图和具体实施例，对本发明进行详细说明。
[0029]实施例1
[0030]如图3-8所示，本发明正负时间间隔测量装置包括以下几个部分:
[0031]信号整形和测量闸门提取单元，依据设置的触发电平，对输入信号进行比较整形，将被测信号统一转换成便于后续处理的ECL信号，利用触发器提取出需要测量的两路闸门信号。
[0032]同步和内插单元，利用计数时钟对测量闸门信号进行采样，得到与计数时钟同步的闸门信号，一路送时钟计数单元对测量闸门进行粗测，另一路送内插单元进行前内插测量，完成对测量闸门前沿不够一个时钟周期部分的精确测量。
[0033]时钟计数单元，利用同步的闸门信号控制计数器，完成对测量闸门的整数周期测量。
[0034]存储和处理单元，完成对时钟计数单元和内插单元测量数据的存储，对内插测量数据先进行出毛刺处理，然后依据编码规则将内插数据转换成内插时间值，最后计算出正负时间间隔测量值。
[0035]本发明的基本工作原理如下:如工作时序图4所示，当需要测量事件2相对于事件I的正负时间间隔时，不论是参考事件1、还是观察事件2的有效上升沿到来之后，都将会使相应的触发器输出为高电平，完成对事件到达时刻的标记，具体工作原理参考图5。两个事件的有效边沿都被标记后，经FPGA检测和延迟一段时间后，同时对两触发器进行复位。如图4所示，两脉冲信号的脉冲宽度差即为需要测量的正负时间间隔，因此需先分别测量两脉冲信号的脉冲宽度。实现上采用了粗测加精测相结合的方式，利用时钟计数单元提供脉冲宽度的粗测值，延迟线内插单元提供脉冲宽度的精测值，最终可以得到测量的正负时间间隔值为:
[0036]±TI2 — I = TGl — TG2[0037]= ITl + ITll -1T12 — (IT2 + IT21 — IT22)
[0038]= ITl + ITll -1T2 — IT21
[0039]=TclkX (N1- N2) + TDX (Ml - M2)
[0040]采用双通道来完成正负时间间隔测量，通过减法运算来体现两事件之间相对关系，当参考事件发生改变时，无需改变硬件电路设置，只需改变它们在运算中的位置即可。采用双通道的结构可以克服以往正负时间间隔测量中存在的死区问题。提取电路实现简单，通过附加延迟改善了测量闸门信号的宽度，可以减小后续电路的设计压力。采用同步处理技术，避免了测量值出现±1时钟误差。采用微带线作为延迟线，延迟时间受环境影响小；延迟线采用差分结构以提高时间间隔测量分辨率，时间间隔测量分辨率将不再受器件物理尺寸的限制。实现方案简单，所用关键元器件均为通用集成器件，本发明技术门槛要求不高，实现成本低、具有广泛地推广价值。
[0041]本发明可以取得如下的性能指标:正负时间间隔测量范围可以达到-4s?+4s，正负时间间隔测量分辨率可以达到40ps，单次正负时间间隔测量精度优于lOOps。
[0042]为了扩展输入信号的动态范围，支持多种类型的信号输入，本发明在输入端设计了 一个高速比较器，完成对输入信号的整形和电平转换。选用的高速比较器为ADCMP582，它可以识别最小脉冲宽度为lOOps，输出电平形式为PECL，经高速比较器整形之后，输入信号统一转换成具有高速上升和下降沿的PECL信号。比较器的磁滞区间可调，最小的判决磁滞区间可以达到IOmV左右，这些会为实现高精度时间间隔测量提供坚实的基础。
[0043]整形后的PECL信号送由触发器和FPGA组成的提取单元，提取测量闸门信号。触发器的数据端接ECL高电平，触发器的反相输出信号经ECL至TTL转换之后送FPGA，FPGA检测到两路信号都为低时，利用FPGA内部IOOMHz时钟信号延迟40ns之后，同时将两提取触发器复位。设计中所有的触发器所用型号为MC100EP51，最大工作频率超过3GHz，需要的建立和保持时间为100皮秒左右，ECL至TTL转换器选用型号为MC100EP21。
[0044]将测量闸门送同步触发器的数据端，时钟端接IGHz的时钟信号，经IGHz时钟信号采样之后，可以得到与时钟信号同步的闸门信号，简称同步闸门。同步闸门信号一路送时钟计数单元，一路送内插单元。在时钟计数单元，同步闸门信号用作二进制计数器MC100EP016的使能，计数器的计数时钟频率为1GHz。在同步闸门为高期间计数器工作，在同步闸门为低期间完成对计数器的数据存储和清零。MC100EP016为8位二进制计数器，实际使用时其远不能满足对计数位宽的设计需求。本发明中在FPGA内部设计了一个24位计数器，与之级联形成一个32位计数器，最大测量时间可以达到4秒，这可以满足绝大多数情况下对时间间隔测量范围的需求。当然，为提高时间间隔测量范围，可以通过配置FPGA内部计数的位宽即可灵活实现。
[0045]为了提高内插单元的测量稳定度，本发明选用微带线作为延迟单元，它具有较高的环境稳定性。印制板选用介电常数小的微波板材，以提高微带线上电信号的传输速度。本发明中Ips传输延迟对应的微带线长度为0.2217mm,延迟线I对应的长度为20mm，延迟线2对应的长度为28.868mm。内插单元最大测量时间为1ns，这需要延迟链的级数为25，可以推算出延迟线I的总长度为500mm，延迟线2的总长度为721.7mm。据某文献统计室温条件下Icm微带线的温度系数为0.014ps/°C，既温度每升高1°C时，延迟线I的总延迟时间增加
0.7ps,延迟线2的总延迟时间增加lps，差分延迟线总延迟时间增加0.3ps/°C，由此可见本发明的内插单元具有较高的稳定性。
[0046]FPGA利用锁存信号的上升沿锁存内插值，利用下降沿锁存计数值。在FPGA中利用锁存信号和IOOMHz时钟生成一个复位脉冲信号，锁存信号下降沿延迟IOns产生复位脉冲信号，复位信号的脉冲宽度为10ns。
[0047]FPGA中内插数据的出毛刺规则如下:第N位的输出值等于第N_1位与第N位输入值的逻辑“与”;第一位的输出值与输入值相同。
[0048]经过上述处理之后，将已知时钟周期为lOOOps、内插单元每级延迟时间为40ps代入式(I)后，就可以计数出需要测量的正负时间间隔值(单位为ps):
[0049]±TI = 1000X (NI — N2) + 40X (Ml — M2)。
[0050]实施例二
[0051]在上述实施例的基础上，本实施例提供的方法为:
[0052]步骤1:依据输入信号的峰值和谷值来设置比较电平，通过高速比较器将输入信号转换成ECL信号，使其具有较小上升和下降沿时间，以减小触发误差。
[0053]步骤2:将经过高速比较器整形后的ECL信号送D型触发器的时钟端口，D型触发器的数据端接高电平，来一个上升沿之后，触发器就立即输出为高。
[0054]步骤3:将两路D型触发器的反相输出信号送FPGA，FPGA检测到两路信号都为低之后，经过一段时间延迟，同时对两个触发器进行复位操作，将两触发器的输出信号强制拉为低，这样两触发器输出会形成一个脉冲信号。触发器正相输出信号为测量闸门，两路测量闸门的上升沿分别携带有事件I和事件2的时间信息，且两路测量闸门的下降沿完全重合，因而对两路闸门的测量时间做减法运算就可以得到两事件之间的相对正负时间间隔，其中参考闸门的测量时间作为被减数。
[0055]步骤4:将测量闸门信号送同步触发器的数据端，利用计数时钟对测量闸门进行采样，得到与计数时钟同步的闸门信号，简称为同步闸门。同步闸门信号分为两路，一路送时钟计算单元；另一路与测量闸门信号一同送内插单元。
[0056]步骤5:送往时钟计算单元的同步闸门信号，用作二进制计算器的使用控制。在同步闸门为高期间，对时钟信号进行计数，得到测量闸门的的粗时间测量值；在同步闸门为低期间，利用内插单元提供的锁存信号对计数值进行锁存，在FPGA内部利用锁存信号下降沿经延时之后产生一个复位信号，对二进制计数器的状态进行复位。
[0057]步骤6:内插单元采用了差分延迟线的方式来实现，测量闸门信号为差分信号中的一路，经分级延迟之后送相应触发器的数据端，每级延迟时间固定为TDl ;同步闸门信号为差分信号的另一路，经分级延迟之后送相应触发器的时钟端，每级延迟时间固定为TD2，延迟时间TDl比TD2大40ps，具体实现原理见图6所示。
[0058]步骤7:在内插单元中测量闸门的上升沿领先于同步闸门，领先时间为零至一个时钟周期。经过每级延迟链之后，测量闸门的上升沿相对于同步闸门延迟40ps。假设在M级和M+1级之间，测量闸门的上升沿与同步闸门上升沿重合，那么同步闸门的上升沿到达前M级触发器的时钟端之后，前M级触发器输出都为高电平，从M+1级开始到最后一级触发器输出都为低电平，具体工作时序见图7所示。
[0059]步骤8:触发器输出信号经电平转换之后送往FPGA，FPGA利用锁存信号作为时钟对上述内插数据进行锁存。[0060]步骤9:同步闸门信号穿过整个延迟链之后，经ECL至TTL电平转换后送往FPGA作为锁存信号，控制计数值和内插值的锁存。利用锁存信号的下降沿锁存计数值，利用锁存信号的上升沿锁存内插值，具体实现原理见图8所示。
[0061]步骤10:在FPGA内部利用锁存信号上升沿经延时之后产生复位信号，对内插单元中各触发器的状态进行复位。采用FPGA产生复位信号，这样方便对复位信号的时序进行控制。
[0062]步骤11:FPGA锁存的内插数据经去毛刺和编码转换之后，转换成二进制内插值，最小值为O、最大值为N (延迟链级数)。编码转换规则如下:从内插单元第一级延迟链开始计算输出高电平的个数，如果有连续M个高电平，转换值则为M。
[0063]步骤12:利用已知的时钟周期和每级延迟链的延迟时间代入公式(1)，就可以计数出需要测量的正负时间间隔值。
[0064]本发明具有以下的特点:采用双通道来完成正负时间间隔测量，通过减法运算来体现两事件之间相对关系，当参考事件发生改变时，无需改变硬件电路设置，只需改变它们在运算中的位置即可。采用双通道的结构可以克服以往正负时间间隔测量中存在的死区问题。提取电路实现简单，通过附加延迟改善了测量闸门信号的宽度，可以减小后续电路的设计压力。采用同步处理技术，避免了测量值出现± I时钟误差。采用微带线作为延迟线，延迟时间受环境影响小；延迟线采用差分结构以提高时间间隔测量分辨率，时间间隔测量分辨率将不再受器件物理尺寸的限制。实现方案简单，所用关键元器件均为通用集成器件，实现成本低。
[0065]应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。
【权利要求】
1.一种高精度的正负时间间隔测量方法，其特征在于，包括以下步骤: 步骤1:依据输入连续波或脉冲信号的峰值和谷值来设置比较电平，通过高速比较器将输入信号转换成ECL信号，使ECL信号具有40ps左右的上升和下降沿时间； 步骤2:将ECL信号分别发送两路D型触发器的时钟端口，两路D型触发器的数据端接ECL信号的高电平，当有一个ECL信号的上升沿到来之后，D型触发器就立即输出信号为闻; 步骤3:将两路D型触发器的反相输出信号发送至FPGA，当FPGA检测到两路D型触发器的反相输出信号都为低之后，经过40ns延迟，同时对两路D型触发器进行复位，将两路D型触发器的输出信号强制拉为低，此时两路D型触发器将分别输出一个脉冲信号；两路D型触发器正相输出信号为测量闸门，两路测量闸门的上升沿分别对应事件I和事件2的到达时刻，且两路测量闸门的下降沿完全重合，因此事件I和事件2之间的相对正负时间间隔可以通过对两路闸门高期间的测量时间做减法运算得到，其中参考事件对应的闸门时间为被减数； 步骤4:将测量闸门发送至同步触发器的数据端，利用计数时钟对测量闸门进行采样，得到与计数时钟同步的闸门信号，同步闸门信号分为两路，一路发送至时钟计算单元；另一路与测量闸门一同送至内插单元； 步骤5:发送至时钟计算单元的同步闸门信号，作为使能控制计数器芯片的工作；在同步闸门信号为高时，对时钟信号进行计数得到测量闸门的粗测时间值；在同步的闸门信号为低时，利用内插单元提供的锁存信号对时钟计算单元的测量值进行锁存；在FPGA中同时利用锁存信号的下降沿经延时之后产生一个复位信号，对计数器的状态进行复位； 步骤6:内插单元采用差分延迟线的方式来实现，测量闸门信号为差分信号中的一路，经逐级延迟之后送至相应触发器的数据端，每级延迟时间固定为TDl ;同步闸门信号为差分信号的另一路，经逐级延迟之后送相应触发器的时钟端，每级延迟时间固定为TD2，设置延迟时间TDl比TD2大40ps ； 步骤7:在内插单元中测量闸门的上升沿领先于同步闸门，领先时间为零至一个时钟周期，每经过一级延迟链之后，测量闸门的上升沿相对于同步闸门延迟40ps ;设置在M级和M+1级之间时，测量闸门的上升沿与同步闸门上升沿重合，则同步闸门的上升沿到达前M级触发器的时钟端之后，前M级触发器输出都为高电平，从M+1级开始到最后一级触发器输出都为低电平； 步骤8:两路D型触发器输出信号经电平转换之后发送至FPGA，FPGA利用锁存信号作为时钟对所述内插数据进行锁存； 步骤9:同步闸门信号穿过差分延迟链之后，经ECL信号至TTL信号电平转换之后送FPGA作为锁存信号，控制计数值和内插值的锁存，利用锁存信号的下降沿锁存计数值，利用锁存信号的上升沿锁存内插值； 步骤10:在FPGA中利用锁存信号上升沿经延时之后产生复位信号，对内插单元中各触发器的状态进行复位； 步骤11:FPGA锁存的内插数据经去毛刺和编码转换之后，转换成内插值，最小值为O、最大值为N，编码转换规则如下:从内插单元第一级延迟链开始计算输出高电平的个数，如果有连续M个高电平，转换值则为M ；步骤12:利用已知的时钟周期和每级延迟链的延迟时间代入公 式:，土TIl — 2 = TGl — TG2 = ITl + ITll — IT12 — (IT2 + IT21 — IT22)=ITl + ITll — IT2 — IT21 = TclkX (NI — N2) + TDX (Ml — M2) (式I) 其中土TIl — 2表示测量事件I相对于事件2的正负时间间隔，ITl表示测量闸门I的粗测时间值，IT11表示测量闸门I对应的前沿剩余时间值，IT12表示测量闸门I对应的后沿剩余时间值，Tclk表示计数时钟周期，Ml表示测量闸门I对应的前内插值，TD表示差分延迟的时间分辨率(为40ps)，测量闸门2的符号定义类似，通过上述公式就可计算出需要测量的正负时间间隔值。
2.如权利要求1所述方法的装置，其特征在于，包括信号整形和测量闸门提取单元、同步和内插单元、时钟计数单元、存储单元、数据处理单元以及相互连接和相互通讯；所述信号整形和测量闸门提取单元，依据被测信号的设置触发电平，对输入的连续波或脉冲信号进行比较整形，将被测信号转换成为ECL信号，利用信号整形和测量闸门提取单元中的触发器提取需要测量的两路闸门信号；所述同步和内插单元，利用同步和内插单元中的计数时钟对两路闸门信号进行采样，得到与计数时钟同步的闸门信号，一路发送至时钟计数单元对测量闸门进行粗测，另一路发送至内插单元进行前内插测量，完成对测量闸门前沿不够一个时钟周期部分的精确测量；所述时钟计数单元，利用同步的闸门信号控制时钟计数单元中的计数器，完成对测量闸门整计数时钟周期的测量；所述存储单元，用于对时钟计数单元和内插单元测量数据进行存储；所述数据处理单元用于对内插测量数据先进行出毛刺处理，然后依据编码规则将内插数据转换成内插时间值，最后计算出正负时间间隔测量值。
3.如权利要求2所述的装置，其特征在于，所述毛刺处理的方法为:第N位的输出值等于第N-1位与第N位输入值的逻辑“与”;第一位的输出值与输入值相同。
4.如权利要求2所述的装置，其特征在于，所述编码规则为:从内插单元第一级延迟链开始计算输出高电平的个数，如果有连续M个高电平，转换值则为M。
5.如权利要求2所述的装置，其特征在于，所述计算出正负时间间隔测量值的公式为:
土TIl — 2 = TGl — TG2 = ITl + ITll — IT12 — (IT2 + IT21 — IT22) = ITl +ITll — IT2 — IT21 = TclkX (NI — N2) + TDX (Ml — M2)。
6.如权利要求2所述的装置，其特征在于，所述整形和测量闸门提取单元包括DA、高速ECL比较器、触发器和FPGA，通过DA来设置比较电平，利用高速ECL比较器对输入信号进行比较整形，触发器在FPGA控制下提取测量闸门信号。
7.如权利要求2所述的装置，其特征在于，所述同步和内插单元包括ECL触发器、微带延迟线和FPGA，利用触发器提取原始闸门与时钟同步的测量闸门，利用触发器和微带线组成差分内插单元，完成对原始闸门残余时间的精确测量，同时利用FPGA对内插单元的输出进行去抖和编码处理。
8.如权利要求2所述的装置，其特征在于，所述时钟计数单元由高速ECL计数器和FPGA内部扩展计数器级联构成，高速ECL计数器作为级联计数器的低位使用，它完成高速计数部分后送FPGA—个低速的进位计数信号；它可以工作到很高的计数时钟频率，可以实现灵活的计数位宽。
9.如权利要求2所述的装置，其特征在于，所述存储单元及数据处理单元主要由FPGA实现，FGPA利用输入的同步闸门信号产生各种控制信号，完成对各功能单元测量数据的存储，基于公式I所示算法 计算出需要测量的正负时间间隔值。
【文档编号】G04F10/04GK103676622SQ201310512907
【公开日】2014年3月26日 申请日期:2013年10月28日 优先权日:2013年10月28日
【发明者】刘朱伟, 杜念文, 毛黎明, 白轶容, 蒙海瑛 申请人:中国电子科技集团公司第四十一研究所